【技术实现步骤摘要】
本申请涉及半导体，具体涉及一种半导体器件及其制作方法、存储器和存储系统。
技术介绍
1、3d nand以其小体积、大容量为出发点，将存储单元采用三维模式层层堆叠的高度集成作为设计理念，生产出高单位面积存储密度、高效存储单元性能的半导体器件，已经成为新兴半导体器件设计和生产的主流设计。
2、在目前的3d nand结构中，常面临如何图案化的问题。
技术实现思路
1、本申请提供一种半导体器件及其制作方法、存储器和存储系统，以解决tsg cut对于不同关键尺寸图案化的技术问题。
2、本申请提供一种半导体器件，包括：
3、堆叠结构，包括交错层叠的介质层与导电层，所述导电层包括顶部选择栅极层；以及
4、沟道结构，贯穿所述堆叠结构；
5、其中，所述顶部选择栅极层设有第一顶部选择栅隔离结构和第二顶部选择栅隔离结构，所述沟道结构位于所述第一顶部选择栅隔离结构和第二顶部选择栅隔离结构之间；
6、所述第二顶部选择栅隔离结构包括绝缘部；所述绝缘部被划分为多个第二顶部选择栅隔离子结构。
7、在一些实施例中，所述第二顶部选择栅隔离结构的绝缘部沿着第一方向被划分为多个沿着第二方向延伸的长条状的第二顶部选择栅隔离子结构，所述第二方向垂直于所述第一方向。
8、在一些实施例中，所述多个第二顶部选择栅隔离子结构沿着所述第一方向并排分布，且所述多个第二顶部选择栅隔离子结构在所述第一方向的尺寸相同。
9、在一些实施例
10、在一些实施例中，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构中的最外侧两个第二顶部选择栅隔离子结构的尺寸，与位于所述最外侧两个第二顶部选择栅隔离子结构之间的内侧第二顶部选择栅隔离子结构的尺寸不同。
11、在一些实施例中，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构的尺寸沿着所述第一方向递增或递减。
12、在一些实施例中，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构的尺寸沿着最外侧第二顶部选择栅隔离子结构至所述内侧第二顶部选择栅隔离子结构的方向递增或递减。
13、在一些实施例中，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构的多个尺寸在所述第一方向大小交错设置。
14、在一些实施例中，所述第二顶部选择栅隔离子结构包括多个分段结构，所述多个分段结构上下左右错位排布形成多个窗口。
15、本申请实施例还提供一种半导体器件的制作方法，包括：
16、提供一堆叠层；
17、在所述堆叠结构上形成交错层叠的介质层与牺牲层，将所述牺牲层替换为导电材料以形成导电层；
18、在所述堆叠层顶部的所述导电层上形成顶部选择栅极层，以形成包括所述介质层、导电层和所述顶部选择栅极层的堆叠结构；
19、形成贯穿所述堆叠结构的沟道结构；
20、利用图案化处理，使所述顶部选择栅极层形成第一顶部选择栅隔离结构和第二顶部选择栅隔离结构，所述沟道结构位于所述第一顶部选择栅隔离结构和第二顶部选择栅隔离结构之间；
21、利用刻蚀工艺，将所述第二顶部选择栅隔离结构的绝缘部划分为多个第二顶部选择栅隔离子结构；
22、在相邻两个第二顶部选择栅隔离子结构之间填充导电物以形成对应的导电部。
23、在一些实施例中，所述将所述第二顶部选择栅隔离结构的绝缘部划分为多个第二顶部选择栅隔离子结构包括：
24、将所述第二顶部选择栅隔离结构的绝缘部沿着第一方向划分为多个沿着第二方向延伸的长条状的第二顶部选择栅隔离子结构。
25、在一些实施例中，所述半导体器件的制作方法还包括：
26、将所述绝缘部划分为沿着所述第一方向并排分布，且在所述第一方向的尺寸相同的多个长条状的第二顶部选择栅隔离子结构。
27、在一些实施例中，所述半导体器件的制作方法还包括：
28、将所述绝缘部划分为沿着所述第一方向并排分布，且在所述第一方向的尺寸不同的多个长条状的第二顶部选择栅隔离子结构。
29、在一些实施例中，所述半导体器件的制作方法还包括：
30、将所述绝缘部制成包括多个分段结构，所述多个分段结构上下左右错位排布形成多个窗口。
31、在一些实施例中，所述半导体器件的制作方法还包括：
32、挖除所述相邻两个长条状的第二顶部选择栅隔离子结构之间的所述导电物。
33、在一些实施例中，所述半导体器件的制作方法还包括：
34、通过所述窗口挖除所述导电物。
35、本申请实施例还提供一种存储器，所述存储器包括任一上述的半导体器件。
36、本申请实施例还提供一种存储系统，所述存储系统包括任一上述的存储器、以及与所述存储器耦合的控制器，所述控制器用于控制所述存储器执行数据写入和读取操作。
37、本申请有益效果：通过在制作过程中，将第二顶部选择栅隔离结构中的绝缘部划分为多个第二顶部选择栅隔离子结构，使得第二顶部选择栅隔离子结构的临界尺寸(critical dimension，缩写为cd)可以与第一顶部选择栅隔离结构的临界尺寸cd相配合，以便在作掩膜图案时可以避免因第一顶部选择栅隔离结构和第二顶部选择栅隔离结构的cd不同，所造成图案化补偿规则不同的问题。
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1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述第二顶部选择栅隔离结构的绝缘部沿着第一方向被划分为多个沿着第二方向延伸的长条状的第二顶部选择栅隔离子结构，所述第二方向垂直于所述第一方向。
3.根据权利要求2所述的半导体器件，其特征在于，所述多个第二顶部选择栅隔离子结构沿着所述第一方向并排分布，且所述多个第二顶部选择栅隔离子结构在所述第一方向的尺寸相同。
4.根据权利要求2所述的半导体器件，其特征在于，所述多个第二顶部选择栅隔离子结构沿着所述第一方向并排分布，且所述多个第二顶部选择栅隔离子结构在所述第一方向的尺寸不同。
5.根据权利要求4所述的半导体器件，其特征在于，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构中的最外侧两个第二顶部选择栅隔离子结构的尺寸，与位于所述最外侧两个第二顶部选择栅隔离子结构之间的内侧第二顶部选择栅隔离子结构的尺寸不同。
6.根据权利要求4所述的半导体器件，其特征在于，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构的尺寸沿着所述第
7.根据权利要求5所述的半导体器件，其特征在于，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构的尺寸沿着最外侧第二顶部选择栅隔离子结构至所述内侧第二顶部选择栅隔离子结构的方向递增或递减。
8.根据权利要求4所述的半导体器件，其特征在于，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构的多个尺寸在所述第一方向大小交错设置。
9.根据权利要求1-8任一项所述的半导体器件，其特征在于，所述第二顶部选择栅隔离子结构包括多个分段结构，所述多个分段结构上下左右错位排布形成多个窗口。
10.一种半导体器件的制作方法，其特征在于，包括：
11.根据权利要求10所述的半导体器件的制作方法，其特征在于，所述将所述第二顶部选择栅隔离结构的绝缘部划分为多个第二顶部选择栅隔离子结构包括：
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，包括：
13.根据权利要求11所述的半导体器件的制作方法，其特征在于，包括：
14.根据权利要求10-13任一项所述的半导体器件的制作方法，其特征在于，包括：
15.根据权利要求10-13任一项所述的半导体器件的制作方法，其特征在于，还包括：
16.根据权利要求14所述的半导体器件的制作方法，其特征在于，还包括：
17.一种存储器，其特征在于，所述存储器包括权利要求1至9中任一项所述的半导体器件。
18.一种存储系统，其特征在于，包括如权利要求17所述的存储器、以及与所述存储器耦合的控制器，所述控制器用于控制所述存储器执行数据写入和读取操作。
...【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述第二顶部选择栅隔离结构的绝缘部沿着第一方向被划分为多个沿着第二方向延伸的长条状的第二顶部选择栅隔离子结构，所述第二方向垂直于所述第一方向。
3.根据权利要求2所述的半导体器件，其特征在于，所述多个第二顶部选择栅隔离子结构沿着所述第一方向并排分布，且所述多个第二顶部选择栅隔离子结构在所述第一方向的尺寸相同。
4.根据权利要求2所述的半导体器件，其特征在于，所述多个第二顶部选择栅隔离子结构沿着所述第一方向并排分布，且所述多个第二顶部选择栅隔离子结构在所述第一方向的尺寸不同。
5.根据权利要求4所述的半导体器件，其特征在于，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构中的最外侧两个第二顶部选择栅隔离子结构的尺寸，与位于所述最外侧两个第二顶部选择栅隔离子结构之间的内侧第二顶部选择栅隔离子结构的尺寸不同。
6.根据权利要求4所述的半导体器件，其特征在于，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构的尺寸沿着所述第一方向递增或递减。
7.根据权利要求5所述的半导体器件，其特征在于，所述沿着所述第一方向并排分布的多个第二顶部选择栅隔离子结构的尺寸沿着最外侧第二顶部选择栅隔离子结构至所述内侧第二顶部选择栅隔离子结构的方向递增或递减。
...【专利技术属性】
技术研发人员：李兆松，毛晓明，李思晢，高晶，霍宗亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：
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