一种制作嵌入式闪存的方法技术

本发明专利技术公开了一种制作嵌入式闪存的方法，根据本发明专利技术的方法制作的栅极氧化层的结构用于嵌入式闪存存储器结构的高压电路区域、闪存单元区域和低压电路区域，在高压电路区域和闪存单元区域中形成自对准栅极电极之后执行CMP（化学机械研磨）。本发明专利技术的制作工艺分开形成高压电路区域和闪存单元区域中的栅极氧化层。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种嵌入式闪存的制作方法。
技术介绍
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30 %，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM (随机存储器)、SRAM (静态随机存储器)、DRAM (动态随机存储器)和FRAM(铁电存储器)等。其中，闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，即使在供电电源关闭后仍能保持片内信息；在存储器电可擦除和可重复编程，而不需要特殊的高电压；闪存存储器具有成本低、密度大的特点。具有两层多晶硅层的闪存存储器单元已经应用到现有的半导体制作工艺中，该闪存存储器单元包括有两个晶体管。该闪存存储器单元应用到逻辑电路技术工艺中以形成嵌入式闪存存储器。嵌入式闪存存储器包括低压电路区域(例如，1.2V和2.5V)，高压电路区域(例如，5V)和闪存单元晶体管。闪存单元存储器包括控制栅极晶体管和选择栅极晶体管，所述闪存单元存储器具有两个晶体管单元。由于存储单元需要实施高压器件，例如在正常条件下电压为5V，将高压器件嵌入到低压逻辑电路工艺中，对于每个器件的栅极氧化层需要设计并且改变工艺步骤以满足高压电路区域、低压电路区域和闪存单元器件区域的要求。在现有技术中，如图1A和IB所示，具有较小几何尺寸的逻辑电路工艺中嵌入包括有两层多晶硅层的闪存存储器，浮置栅极的形成采用自对准工艺再执行平坦化工艺(例如，CMP)。在浮置栅极多晶硅顶部的控制栅极和选择栅极将形成不同的电极厚度。对于每个器件种类的栅极氧化层也需要不同的厚度。对于自对准浮置栅极工艺，在高压电路区域和闪存单元区域中的电极多晶硅需要在同一工艺步骤形成，这将需要分别形成厚度不同的栅极氧化层，优先沉积形成浮置栅极多晶硅层。闪存单元中的隧穿氧化物层和选择栅极氧化物层的形成在同一工艺步骤中，闪存单元的栅极氧化物层包括隧穿氧化物层。当高电压电路区域和闪存单元区域的栅极氧化物层形成时，通过内部多晶硅电介质(inter-poly dielectrics)在所述栅极氧化物层上形成浮置栅极多晶娃,高电压电路区域形成栅极氧化物层的方法采用传统的光刻图案化和刻蚀工艺。因此，需要一种新的方法，以解决现有技术中的问题，在嵌入式闪存存储器制作工艺中形成的栅极氧化层适用于所有类型的器件结构，提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了，包括:提供半导体衬底，所述半导体衬底具有高压电路区域和闪存单元区域；在所述半导体衬底上依次形成缓冲氧化层和硬掩膜层；刻蚀所述硬掩膜层、所述缓冲氧化层和所述半导体衬底，以形成沟槽；在所述沟槽中填充隔离材料层；去除所述硬掩膜层和所述缓冲氧化层，以露出所述半导体衬底；在露出的所述半导体衬底上形成第一栅极氧化层；去除所述闪存单元区域中的所述第一栅极氧化层，以露出所述半导体衬底；在所述第一栅极氧化层和露出的所述半导体衬底上形成第二栅极氧化层；在所述第二栅极氧化层上形成栅极材料层；执行平坦化工艺，以使所述栅极材料层和所述隔离材料层的顶部齐平；回刻蚀去除部分的所述隔离材料层；在所述半导体衬底上形成介质层。优选地，所述半导体衬底还包括低压电路区域，在所述半导体衬底上形成所述介质层之后还包括去除所述低压电路区域中的所述介质层、所述栅极材料层、所述第一栅极氧化层和所述第二栅极氧化层，以露出所述半导体衬底，在露出的所述半导体衬底上形成第三栅极氧化层的步骤。优选地，还包括在形成所述隔离材料层之后执行平坦化工艺以露出所述硬掩膜层的步骤。优选地，还包括在去除所述硬掩膜层之后执行注入工艺以形成阱区或调节沟道阈值电压的步骤。优选地，还包括在去除所述低压电路区域中的所述介质层和所述栅极材料层之后执行注入工艺以形成阱区或调节沟道阈值电压的步骤。优选地，所述硬掩膜层的材料为氮化硅，所述栅极材料层的材料为多晶硅。优选地，所述第一栅极氧化层厚度为2nm至25nm。优选地，所述介质层的材料为0N0。综上所述，本专利技术提出了一种新型的嵌入式闪存存储器的制作工艺，根据本专利技术的方法制作的栅极氧化层的结构用于嵌入式闪存存储器结构的高压电路区域、闪存单元区域和低压电路区域，在高压电路区域和闪存单元区域中在形成自对准栅极电极之后执行CMP (化学机械研磨)。本专利技术的制作工艺分开形成高压电路区域和闪存单元区域中的栅极氧化层。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1Α-1Β为根据现有技术制作的嵌入式闪存器件结构的示意图；图2A-2J为根据本专利技术一个实施方式制作嵌入式闪存器件结构的相关步骤所获得的器件的剖面结构示意图；图3为根据本专利技术一个实施方式制作嵌入式闪存器件结构的工艺流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本专利技术，将在下列的描述中提出详细的步骤，以便说明本专利技术是如何解决现有技术中的问题。显然本专利技术的较佳实施例详细的描述如下，然而去除这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。在本专利技术中为了解决现有技术中存在的缺陷，本专利技术提出了一种新的制作嵌入式闪存存储器的工艺，通过所述方法以解决现有技术中存在的弊端。下面将结合图2A-2J对本专利技术所述嵌入式闪存存储器的制造方法进行详细描述，图2A-2J为根据本实施例制作嵌入式闪存的过程中存储器的结构截面图。如图2A所示,提供半导体衬底200，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs、InAs, InP,以及其它II1- V或I1-VI族化合物半导体。将半导体衬底200分为三个区域，分别本文档来自技高网...

【技术保护点】
一种制作嵌入式闪存的方法，包括：提供半导体衬底，所述半导体衬底具有高压电路区域和闪存单元区域；在所述半导体衬底上依次形成缓冲氧化层和硬掩膜层；刻蚀所述硬掩膜层、所述缓冲氧化层和所述半导体衬底，以形成沟槽；在所述沟槽中填充隔离材料层；去除所述硬掩膜层和所述缓冲氧化层，以露出所述半导体衬底；在露出的所述半导体衬底上形成第一栅极氧化层；去除所述闪存单元区域中的所述第一栅极氧化层，以露出所述半导体衬底；在所述第一栅极氧化层和露出的所述半导体衬底上形成第二栅极氧化层；在所述第二栅极氧化层上形成栅极材料层；执行平坦化工艺，以使所述栅极材料层和所述隔离材料层的顶部齐平；回刻蚀去除部分的所述隔离材料层；在所述半导体衬底上形成介质层。

【技术特征摘要】

【专利技术属性】
技术研发人员：宁先捷，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31