一种剥离嵌入式闪存的逻辑及SRAM区中浮栅结构的方法技术

本发明专利技术提出一种剥离嵌入式闪存中逻辑及SRAM区的浮栅结构的方法，所述浮栅结构位于被氧化物填满的浅沟道隔离STI之间的有源区内，自下而上包括牺牲氧化层，多晶构成的浮栅以及介电层，其特征在于，硅片在CRS光刻刻蚀后，淀积介电层，随后由N阱和P阱离子注入掩膜版替代介电浮栅剥离掩膜版，将位于所述逻辑及SRAM区的浮栅结构分别在N阱和P阱离子光刻注入时剥离，同时保留cell区的浮栅结构。为提高竞争力，降低制造成本，本发明专利技术在同等技术指标下，减少掩膜版层数，同时又减少光刻次数，利用现有掩膜版替代介电浮栅剥离掩膜版实现剥离嵌入式闪存的逻辑以及SRAM区的浮栅结构,通过这种直接有效的方法实现降低生产成本的最终目的。

Logic for stripping embedded flash memory and floating gate structure in SRAM area

The invention provides a method for peeling the floating gate structure in embedded flash memory logic and SRAM region, the active region between the shallow trench isolation STI the floating gate structure is located within the oxide filled, bottom-up including sacrificial oxide layer, polycrystalline and composed of floating gate dielectric layer, which is characterized in that the silicon wafer in CRS lithography etching, depositing a dielectric layer, followed by N and P wells ion implantation mask alternative dielectric floating gate Peeling Mask, the floating gate structure is positioned on the logic and area SRAM respectively in N injection and P wells ion lithography stripping, while retaining the floating gate structure cell the. In order to improve competitiveness, reduce manufacturing cost, the invention in the same technical index, reduce the mask layer, and reduce the number of lithography, using the existing mask instead of floating gate dielectric Peeling Mask stripped embedded flash memory logic and SRAM region of the floating gate structure, through this method directly and effectively reduce the ultimate goal of production cost.

【技术实现步骤摘要】

本专利技术涉及集成电路
，特别涉及一种剥离嵌入式闪存的逻辑及SRAM区中浮栅结构的方法。
技术介绍
受益于消费电子产品的旺盛需求，闪存越来越成为存储器家族中的最主要力量，嵌入式闪存的市场规模更是高速扩张。为不断提高竞争力，开发出高速、大容量，高可靠性以及低功耗、低成本的闪存产品一直以来是各大半导体厂商追求的目标。因此，同等技术指标下降低产品成本更具吸引力。总所周知，浮栅是闪存，也是嵌入式闪存的特征，处于二氧化硅的包围之中不与任何部分相连。通常情况下，浮栅不带电荷，闪存处于不导通状态；当改变外接电压，使大量电子从源极流向漏极，形成大电流，产生大量热电子，由于电子的密度大，部分电子就到达了衬底与浮栅之间的二氧化硅层，这时如果闪存的选择栅同时外加高电压，在电场作用下，这些电子又通过二氧化硅层到达浮栅，并在浮栅上形成电子团。浮栅上的电子团即使在掉电的情况下，仍然会存留在浮栅上，所以信息能够长期保存。现有嵌入式闪存设计中仅存储区-cell有浮栅，除此以外的逻辑区以及SRAM区则不需要。制程上需要在保留cell区浮栅的同时，将逻辑区以及SRAM区的浮栅单独剥离。实际上，需要剥离的不仅是浮栅，还包括包围浮栅的二氧化硅，整体上我们称之为浮栅结构，具体包括：下层的牺牲氧化层，浮栅，以及上层的介电层。为实现上述要求，现有技术使用单独的介电浮栅剥离掩膜版专门来实现剥离逻辑区以及SRAM区浮栅结构。从版图设计上来看，介电浮栅剥离掩膜版将逻辑区以及SRAM区掩蔽，同时打开cell区，制程上剥离浮栅结构过程中，逻辑区以及SRAM区将被光刻胶全覆盖，而cell区无光刻胶覆盖。为提高竞争力，需要降低制造成本。同等技术指标下，如果可以减少掩膜版层数，同时又能减少光刻次数，是降低产品成本直接有效的方法。因此需要开发一种利用现有掩膜版替代介电浮栅剥离掩膜版实现剥离嵌入式闪存的逻辑以及SRAM区的浮栅结构的方法，通过减少掩膜版数量和制程中光刻的次数实现进一步降低成本的最终目的。
技术实现思路
本专利技术所要解决的技术问题是利用现有掩膜版替代介电浮栅剥离掩膜版实现剥离逻辑区以及SRAM区浮栅结构，通过减少掩膜版数量和制程中的光刻次数实现进一步降低成本的最终目的。为解决上述技术问题，本专利技术提出了一种剥离嵌入式闪存中逻辑及SRAM区的浮栅结构的方法，所述浮栅结构位于被氧化物填满的浅沟道隔离STI之间的有源区内，自下而上包括牺牲氧化层，多晶构成的浮栅以及介电层，其特征在于，硅片在CRS光刻刻蚀后，淀积介电层，随后由N阱和P阱离子注入掩膜版替代介电浮栅剥离掩膜版，将位于所述逻辑及SRAM区的浮栅结构分别在N阱和P阱离子光刻注入时剥离，同时保留cell区的浮栅结构；可选的，其步骤如下：步骤01：CRS-cellrecess光刻、刻蚀并去胶；步骤02：调节硅片STI氧化物高度；步骤03：淀积介电层；步骤04：光刻N阱；步骤05：剥离N阱区内浮栅结构，N阱注入，去胶；步骤06：光刻P阱；步骤07：剥离P阱区内浮栅结构，P阱注入，去胶；步骤08：硅片栅氧化；优选的，所述浮栅结构由牺牲氧化层厚度150A，多晶浮栅700A，ONO复合膜的介电膜50～150A构成；优选的，步骤01中CRS光刻仅打开cell区的STI，刻蚀cell区内STI氧化物至其高度高于硅平面；优选的，CRS刻蚀由干法刻蚀和湿法腐蚀分步完成；优选的，步骤02中通过湿法腐蚀氧化物，在整个硅片上进行STI氧化物高度调节，实现cell区内STI氧化物高度与硅片的硅平面持平，逻辑及SRAM区内STI氧化物高度降低至靠近需求值；优选的，步骤04或步骤06中，光刻N阱和P阱所用光刻胶厚度为14500A～16500A；优选的，步骤05或步骤07中，剥离浮栅结构时保留部分牺牲氧化层作为N阱或P阱注入的保护层，并在注入完成后去除；优选的，所述保留部分牺牲氧化层的厚度为60A；优选的，剥离N阱区或P阱区内浮栅结构的次序依次为：刻蚀去除介电层，刻蚀去除多晶浮栅，刻蚀牺牲氧化层并保留注入所需厚度，注入，去除剩余牺牲氧化层，最后去胶。图1为本专利技术开始实施前的硅片截面示意图。区域A为逻辑以及SRAM区，区域B为cell区。图中：101为衬底硅片，102为牺牲氧化层，103为多晶构成的浮栅，104为STI氧化物。本专利技术需要剥离出现在区域A的浮栅结构，其中介电层还没有完成淀积。现有技术中，使用单独的介电浮栅剥离掩膜版专门用来实现剥离逻辑以及SRAM区浮栅结构。具体剥离逻辑以及SRAM区浮栅结构以及后续的N/P阱形成流程，如图2所示：a)使用CRS掩膜版光刻曝光，显影后将逻辑区以及SRAM区掩蔽，同时打开cell区的STI部分，即：逻辑区以及SRAM区被光刻胶覆盖保护，而cell区内STI顶部无光刻胶覆盖，然后CRS刻蚀或腐蚀cell区STI内填充的氧化物，使STI氧化物的高度与硅片的硅平面持平，然后去胶；b)淀积介电层，此时浮栅结构完全形成，自下而上分别是：牺牲氧化层，多晶浮栅和介电层；c)使用介电浮栅剥离掩膜版光刻并刻蚀：显影后将逻辑区以及SRAM区打开，同时掩蔽cell区，即：逻辑区以及SRAM区无光刻胶覆盖，而cell区被光刻胶覆盖，其目的是在后续的浮栅结构剥离过程中，保护cell区内的浮栅结构不受损坏，介电层刻蚀分3步：首先，刻蚀去除介电层，接着，刻蚀STI的氧化物，使STI内氧化物的高度下降至靠近产品的需求值，随后刻蚀去除多晶浮栅，此时有源区露出牺牲氧化层，STI内氧化物的高度由于产品的需求突出并高于有源区界面，最后去胶；d)整片腐蚀，调整逻辑以及SRAM区的剩余牺牲氧化层厚度，使其作为注入保护层，此时虽然cell区没有光刻胶保护，由于其顶层是ONO，氧化层腐蚀不会损坏其浮栅结构，然后光刻N阱并注入，去胶并去除作为N阱离子注入保护层的剩余牺牲氧化层；e)光刻P阱并注入，去胶并去除作为P阱离子注入保护层的剩余牺牲氧化层。由于N阱和P阱光刻掩膜版互为反版，所以上述步骤后硅片上逻辑区以及SRAM区的浮栅结构被完全剥离，而cell区的浮栅结构得以保留，同时STI内氧化物最终达到对应产品的需求值。现有技术中剥离逻辑及SRAM区浮栅结构以及后续的N/P阱形成的工艺截面图如图3a～l所示。图3a中，硅片301，牺牲氧化层302，多晶浮栅303，STI氧化物为304，STI将硅片分割成若干个有源区。使用CRS掩膜版305光刻曝光，显影后逻辑以及SRAM区-L区被掩蔽，打开cell区-C区的STI部分，即：L区全部被光刻胶覆盖保护，C区内仅STI无光刻胶覆盖。然后，如图3b所示，CRS刻蚀或腐蚀C区STI氧化物，使STI内氧化物的高度与硅片的硅平面持平，并去胶。此时L区内STI高度不变，而C区的STI高度降低。如图3c所示，整片硅片淀积介电层306。此时浮栅结构形成，自下而上分别是：牺牲氧化层302，多晶浮栅303和介电层306。随后，通过介电浮栅剥离掩膜版光刻显影后(图中没有显示)，C区被光刻胶全部掩蔽，L区打开，其目的是在后续的L区浮栅结构剥离过程中，保护C区内的浮栅结构不受损坏。图3d仅显示了L区截面图。介电层306覆盖整个L区。剥离浮栅结构的刻蚀分3步。首先，刻蚀去除介电层,其结果如图3e所示，此时L区表面为多本文档来自技高网...

【技术保护点】
一种剥离嵌入式闪存中逻辑及SRAM区的浮栅结构的方法，所述浮栅结构位于被氧化物填满的浅沟道隔离STI之间的有源区内，自下而上包括牺牲氧化层，多晶构成的浮栅以及介电层，其特征在于，硅片在CRS光刻刻蚀后，淀积介电层，随后由N阱和P阱离子注入掩膜版替代介电浮栅剥离掩膜版，将位于所述逻辑及SRAM区的浮栅结构分别在N阱和P阱离子光刻注入时剥离，同时保留cell区的浮栅结构。

【技术特征摘要】
1.一种剥离嵌入式闪存中逻辑及SRAM区的浮栅结构的方法，所述浮栅结构位于被氧化物填满的浅沟道隔离STI之间的有源区内，自下而上包括牺牲氧化层，多晶构成的浮栅以及介电层，其特征在于，硅片在CRS光刻刻蚀后，淀积介电层，随后由N阱和P阱离子注入掩膜版替代介电浮栅剥离掩膜版，将位于所述逻辑及SRAM区的浮栅结构分别在N阱和P阱离子光刻注入时剥离，同时保留cell区的浮栅结构。2.如权利要求1所述的一种剥离嵌入式闪存的逻辑及SRAM区中浮栅结构的方法，其步骤如下：步骤01：CRS-cellrecess光刻、刻蚀并去胶；步骤02：调节硅片STI氧化物高度；步骤03：淀积介电层；步骤04：光刻N阱；步骤05：剥离N阱区内浮栅结构，N阱注入，去胶；步骤06：光刻P阱；步骤07：剥离P阱区内浮栅结构，P阱注入，去胶。3.如权利要求2所述的一种剥离嵌入式闪存的逻辑及SRAM区中浮栅结构的方法，其特征在于，所述浮栅结构由牺牲氧化层厚度150A，多晶浮栅700A，ONO复合膜的介电膜50～150A构成。4.如权利要求2所述的一种剥离嵌入式闪存的逻辑及SRAM区中浮栅结构的方法，其特征在于，步骤01中CRS光刻仅打开cell区的STI，刻蚀cell区内STI氧化物至其高度高于硅平面。5.如权利要求4...

【专利技术属性】
技术研发人员：顾珍，陈昊瑜，殷冠华，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31