具有横向耦合结构的非易失性存储单元、存储单元阵列制造技术

一种非易失性存储单元包括：有源区，其沿第一方向延伸；选择栅电极层，其与有源区相交并沿第二方向延伸；浮栅电极层，其与有源区相交，并且沿第二方向延伸，其中浮栅电极层沿与选择栅电极层平行的方向延伸并与选择栅电极层间隔开；以及电介质层，其设置在选择栅电极层和浮栅电极层之间。选择栅电极层、电介质层和浮栅电极层大体上位于同一水平并一起形成横向耦合电容器，并且浮栅电极层的第一端部与有源区相重叠。

A non-volatile memory cell with a laterally coupled structure and a memory cell array

A nonvolatile memory cell includes an active region, extending in a first direction; selecting a gate electrode layer, which intersect with the active region and extending along the second direction; the floating gate electrode layer, which intersect with the active region, and extends along the second direction, wherein the floating gate electrode layer and a gate electrode layer along the parallel selection the direction and selection of gate electrode layer spaced; and the dielectric layer, which is arranged between the select gate electrode layer and the floating gate electrode layer. The gate electrode layer, the dielectric layer and the floating gate electrode layer are generally located at the same level and together form a lateral coupling capacitor, and the first end of the floating gate electrode layer overlaps with the active region.

【技术实现步骤摘要】
具有横向耦合结构的非易失性存储单元、存储单元阵列相关申请的交叉引用本申请要求于2015年11月23日提交的序列号为10-2015-0163847的韩国专利申请的优先权，其全部内容通过引用并入本文。
本专利技术的各个实施例涉及非易失性存储单元以及使用非易失性存储单元的存储单元阵列，尤其是涉及具有横向耦合结构的非易失性存储单元以及使用该非易失性存储单元的存储单元阵列。
技术介绍
即使电源供给中断，非易失性存储器件仍留存存储数据。已经提出了能够被电编程和擦除的非易失性存储器件的各种结构。非易失性存储器件的典型单位存储单元采用叠栅结构。该结构包括：栅绝缘层，其也被称为隧道绝缘层；浮栅，其用于存储数据；中间栅极介电层；以及控制栅，其顺序地堆叠在半导体衬底上。近来，由于电子器件的尺寸减小和半导体器件制造技术进步，执行各种功能的各种半导体器件成为先进数字产品的关键部件。例如，将逻辑器件和存储器件包括于一个单一的半导体芯片内而形成片上系统(SOC)器件。因此，已需要一种用于嵌入SOC的嵌入式非易失性存储器件的制造技术。为了制造嵌入式非易失性存储器件，在同一工艺步骤中制造逻辑器件和存储器件。逻辑器件，例如金属氧化物半导体(MOS)的逻辑器件，通常使用具有单一栅极结构的晶体管。因此，当采用叠栅结构的非易失性存储器件形成在具有逻辑器件的同一衬底上时，制造工艺变得非常复杂。为了解决这一问题，已经将具有单一栅极结构并且为非叠栅结构的单层多晶硅非易失性存储器件更广泛地用作嵌入式非易失性存储器件。即，可以容易地将用于制造逻辑器件的互补金属氧化物半导体(CMOS)工艺技术用于采用单层多晶硅非易失性存储器件的非易失性存储器件的制造。
技术实现思路
各个实施例涉及具有横向耦合结构的非易失性存储器件以及使用该非易失性存储器件的存储单元阵列。根据一个实施例，非易失性存储单元包括：有源区，其沿第一方向延伸；选择栅电极层，其与有源区相交并沿第二方向延伸；浮栅电极层，其与有源区相交，并且沿第二方向延伸，其中浮栅电极层沿与选择栅电极层平行的方向延伸并与选择栅电极层间隔开；以及电介质层，其设置在选择栅电极层和浮栅电极层之间。选择栅电极层、电介质层和浮栅电极层大体上位于同一水平并一起形成横向耦合电容器，并且浮栅电极层的第一端部与有源区相重叠。根据一个实施例，非易失性存储单元阵列具有排列成多个行和列的单元。每个单元包括：有源区，其沿第一方向延伸；选择栅电极层，其与有源区相交并沿第二方向延伸；浮栅电极层，其与有源区相交并沿第二方向延伸，其中浮栅电极层沿与选择栅电极层平行的方向延伸并与选择栅电极层间隔开；以及电介质层，其设置在选择栅电极层和浮栅电极层之间。选择栅电极层、电介质层和浮栅电极层大体上位于同一水平并一起形成横向耦合电容器，并且浮栅电极层的第一端部与有源区相重叠。附图说明通过考虑附图和所附的详细说明，本专利技术的各个实施例将是更加显而易见的，其中：图1是根据一个示例性的实施例的非易失性存储单元的等效电路图。图2是示出了根据一个示例性的实施例的非易失性存储单元的布局图。图3是示出了沿图2的I-I'线截取的非易失性存储单元的截面图。图4是示出了沿图2的II-II'线截取的非易失性存储单元的截面图。图5是示出了在根据一个实施例的非易失性存储器件的编程操作中浮栅电极层内的电子分布图。图6是示出了在根据一个实施例的非易失性存储设备的擦除操作中浮栅电极层内的电子分布图。图7是示出了根据一个示例性的实施例的非易失性存储单元阵列的布局图。具体实施方式在实施例的以下描述中，将理解的是，术语“第一”和“第二”意图于区分元件，而不是用于限定仅仅元件本身或者意指特定的顺序。此外，当一个元件被称为位于另一个元件“上”、“之上”、“上面”、“下”、“之下”时，意图在于指相对位置关系，而不是用于限制下面特定的情况：该元件直接接触另一个元件，或者至少有一个中介元件位于其间。因此，在此使用的诸如“上”、“之上”、“上面”、“下”、“之下”、“下面”等等术语的目的在于描述特定的实施例，而不意图于限制本专利技术的范围。而且，当一个元件被称为与另一个元件“相连接”或“相耦合”时，该元件可以与另一元件电学上地或机械上地相连接或相耦合，或者可以通过替换位于其间的其它元件而形成连接关系或耦合关系。图1是根据一个实施例的非易失性存储单元100的等效电路图。参考图1，非易失性存储单元100包括选择晶体管110和具有浮栅的存储晶体管120。选择晶体管110包括耦合到字线WL的选择栅端子SG和耦合到源线SL的源极端子S1。存储晶体管120包括浮栅端子FG和耦合到位线BL的漏极端子D2。选择晶体管110的漏极端子D1和存储晶体管120的源极端子S2以串联的方式相互耦合。选择栅端子SG和浮栅端子FG通过耦合电容器CC相互耦合。当将预定值的偏压通过字线WL施加于选择栅端子SG时，通过耦合电容器CC的耦合操作可以在浮栅端子FG内产生预定值的耦合偏压。耦合电容器CC包括选择晶体管110的选择栅电极层、电介质层和存储晶体管120的浮栅电极层，它们顺序地设置在横向方向上。即，浮栅端子FG内耦合偏压的产生是通过具有选择栅端子SG和电介质层的横向耦合结构而形成的。图2是具有横向结构的非易失性存储单元100的一个实施例的布局图。图3是示出了沿图2的I-I'线截取的非易失性存储单元100的截面图。参考图2和图3，沟槽器件绝缘层134设置在衬底132的上部。有源区136由沟槽器件绝缘层134限定。有源区136具有沿第一方向延伸的平面条带形状。具有第一导电性(例如P型)的阱区138设置在衬底132的上部。P型阱区138设置为围绕有源区136。当衬底132为P型半导体衬底时，可以不形成P型阱区138。第一N+型结区141、第二N+型结区142和第三N+型结区143在有源区136的上部内相互间隔开。第一N+型结区141和第三N+型结区143设置在有源区136的两个边缘处。第二N+型结区142设置在第一N+型结区141和第三N+型结区143之间。第二N+型结区142通过第一沟道区145在第一方向上与第一N+型结区141间隔开。第二N+型结区142通过第二沟道区146在第一方向上与第三N+型结区143间隔开。第一栅绝缘层151和选择栅电极层160与有源区136相交。即，第一栅绝缘层151和选择栅电极层160具有沿与第一方向相交的第二方向延伸的条带形的平面形状。第一栅绝缘层151和选择栅电极层160重叠于第一沟道区145。第一沟道区145设置在第一栅绝缘层151之下。因此，第一沟道区145、第一栅绝缘层151和选择栅电极层160沿垂直方向排列。垂直方向与第一方向和第二方向均垂直。在一个实施例中，第一栅绝缘层151可以包括氧化层，而选择栅电极层160可以包括多晶硅层。第二栅绝缘层152和浮栅电极层170与选择栅电极层160间隔开，并且与有源区136相交。正如第一栅绝缘层151和选择栅电极层160，第二栅绝缘层152和浮栅电极层170具有沿与第一方向相交的第二方向延伸的条带形的平面形状。第二栅绝缘层152和浮栅电极层170重叠于第二沟道区146。第二沟道区146设置在第二栅绝缘层152的下方。因此，第一沟道区145、第一栅绝缘层本文档来自技高网...

【技术保护点】
一种非易失性存储单元，包括：有源区，其沿第一方向延伸；选择栅电极层，其与有源区相交并沿第二方向延伸；浮栅电极层，其与有源区相交，并且沿第二方向延伸，其中浮栅电极层沿与选择栅电极层平行的方向延伸并与选择栅电极层间隔开；以及电介质层，其设置在选择栅电极层和浮栅电极层之间，其中选择栅电极层、电介质层和浮栅电极层大体上位于同一水平并且一起形成横向耦合电容器，并且其中浮栅电极层的第一端部与有源区相重叠。

【技术特征摘要】
2015.11.23 KR 10-2015-01638471.一种非易失性存储单元，包括：有源区，其沿第一方向延伸；选择栅电极层，其与有源区相交并沿第二方向延伸；浮栅电极层，其与有源区相交，并且沿第二方向延伸，其中浮栅电极层沿与选择栅电极层平行的方向延伸并与选择栅电极层间隔开；以及电介质层，其设置在选择栅电极层和浮栅电极层之间，其中选择栅电极层、电介质层和浮栅电极层大体上位于同一水平并且一起形成横向耦合电容器，并且其中浮栅电极层的第一端部与有源区相重叠。2.如权利要求1所述的非易失性存储单元，还包括：第一结区，其设置在有源区的第一端并与选择栅电极层邻接；第二结区，其设置在有源区内并在选择栅电极层和浮栅电极层之间；以及第三结区，其设置在有源区的第二端并与浮栅电极层邻接。3.如权利要求2所述的非易失性存储单元，还包括：第一触点，其将选择栅电极层耦合到字线；第二触点，其将第一结区耦合到源线；以及第三触点，其将第三结区耦合到位线。4.如权利要求3所述的非易失性存储单元，其中第二结区处于浮置状态。5.如权利要求2所述的非易失性存储单元，其中第一结区、第二结区和第三结区中的每一个具有N+型导电性。6.如权利要求5所述的非易失性存储单元，还包括：围绕有源区的阱区。7.如权利要求6所述的非易失性存储单元，其中阱区具有P型导电性。8.如权利要求6所述的非易失性存储单元，还包括：第一沟道区，其设置在阱区内并在第一结区和第二结区之间；以及第二沟道区，其设置在阱区内并在第二结区和第三结区之间。9.如权利要求8所述的非易失性存储单元，其中浮栅电极层的第一端部在第二沟道区之上延伸。10.如权利要求1所述的非易失性存储单元，其中选择栅电极层和浮栅电极层之间的距离沿第二方向大体上是相同的。1...

【专利技术属性】
技术研发人员：朴圣根，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR