制造只读存储器单元阵列的方法技术

一种制造只读存储器单元阵列的方法， －其中存储器单元的单元阵列形成在半导体衬底（１）的主表面（２）上，每个存储器单元包括ＭＯＳ晶体管，该ＭＯＳ晶体管垂直于主表面（２），并包括第一介质层（１０）、浮栅（１１）、第二介质层（１２）和控制栅（１３ａ）， －其中半导体衬底（１）至少在单元阵列的区域掺杂成第一导电类型， －其中，为了形成单元阵列，在半导体衬底（１）的主表面（２）上形成掺杂成第二导电类型并在整个单元阵列上延伸的区域（４）， －其中形成沟槽掩膜（６）， －其中使用沟槽掩膜（６）作腐蚀掩膜，通过各向异性干法腐蚀工艺在主表面（２）内腐蚀出多个基本平行的条形沟道（７），通过构形掺杂成第二导电类型的区域（４）形成条形区域（１４ｂ），该条形区域排列在相邻的沟槽（７）之间的主表面（２）上并掺杂成第二导电类型， －其中使用沟槽掩膜（６）作注入掩膜，通过离子注入形成条形区域（１４ａ），该条形区域排列在沟槽（７）的底部并掺杂成第二导电类型， －其中在每种情况中，垂直的ＭＯＳ晶体管的第一介质层（１０）、浮栅（１１）、第二介质层（１２）和控制栅（１３ａ）形成在沟槽（７）的相对侧面上， －其中沿侧面的相邻ＭＯＳ晶体管的浮栅（１１）和控制栅（１３ａ）相互绝缘， －其中形成字线（１３ａ），该字线横向地延伸到沟槽（７），并在每种情况中连接到各字线（１３ａ）下排列的垂直的ＭＯＳ晶体管的控制栅（１３ａ）。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】
许多应用要求只读存储器单元的阵列具有电可写和电可擦除硅技术的只读存储器单元，即所谓的EEPROM。既使没有外加电压，存储的数据也保留在这些EEPROM阵列中。从技术的观点来看，这些存储器单元通常由MOS晶体管制成，该MOS晶体管的沟道区上具有第一介质层、浮栅、第二介质层和控制栅。如果电荷存储在浮栅上，那么该电荷影响MOS晶体管的阈值电压。在这种存储器单元阵列中，“浮栅上有电荷”的状态指定为第一逻辑值，“浮栅上没有电荷”的状态指定为第二逻辑值。使用富勒-诺德哈姆(Fowler-Nordheim)隧道电流或“热电子”电流，由此使电子注入到浮栅上，信息写入到存储器单元内。通过隧道电流穿过第一介质层来擦除信息。在NAND阵列中，至少八个EEPROM晶体管相互串联连接。MOS晶体管设计为平面MOS晶体管，并且排列为平面单元结构。因此存储器单元要求的最小面积等于4F2，F为在各种技术中最小的可制造结构尺寸。这种类型的EEPROM阵列目前能提供的最大数据存储量为32Mbit。JP-A3-1574公开了一种电可写和电可擦除只读存储器单元阵列，它包括作为存储器单元、垂直于半导体衬底主表面并具有浮栅和控制栅的MOS晶体管。在衬底内形成基本上平行的条形沟槽。垂直的MOS晶体管设置在沟槽的侧面。在这种情况下，存储器单元设置在沟槽的相对侧面上。包括MOS晶体管的源和漏区的条形沟道掺杂区在沟道的底部和相邻沟道之间的主表面上延伸。在形成沟道后，通过掩蔽注入制成这些条形沟道掺杂区。当进行掩蔽步骤时，由于不可避免的对准误差，所以在该存储器单元阵列中得到的封装密度很有限。US-A5049956公开了一种电可写和电可擦除存储器单元阵列，包括带有浮栅和控制栅并排列于点形沟槽中的垂直MOS晶体管。作为所有MOS晶体管的公用源区的连续掺杂层形成在沟槽底部。为了增加耦合电容，浮栅突出于衬底的表面。目前大量的数据以可读和可擦除形式存储在动态存储器单元阵列(DRAM)或磁性数据载体中。DRAM需要连续的外加电压以保持存储的数据。与此相比，磁性数据载体基于带有旋转存储介质的机械系统。本专利技术的目的在于提供一种，制造需要有小面积的每个存储器单元。根据本专利技术，通过权利要求1的可以解决该问题。本专利技术进一步的进展在其它权利要求中给出。通过本专利技术制造的电可读和电可擦除只读存储器单元阵列在半导体衬底中制得，最好为单晶硅，或在SOI衬底的硅层中。存储器单元的单元阵列形成在半导体衬底的主表面上。每个存储器单元包括MOS晶体管，该MOS晶体管垂直于主表面，除了源/漏区和排列在其间的沟槽区外，还包括第一介质层、浮栅、第二介质层和控制栅。多个基本平行的条形沟道形成在单元阵列中。垂直的MOS晶体管排列在沟槽的侧面上。这时，在各种情况下，存储器单元排列在沟槽的相对侧面上。条形掺杂区在每种情况下都延伸到沟槽的底部和相邻沟槽之间的主表面上。条形掺杂区与各自的侧面形成排列在侧面上的MOS晶体管的源/漏区。第一介质层、浮栅、第二介质层和控制栅沿对应的源/漏区之间的侧面排列。在每种情况中，多个存储器单元沿侧面排列。浮栅和控制栅沿侧面与相邻的存储器单元相互绝缘。在每种情况中，横向延伸到沟槽的字线连接到在分别的字线下排列的垂直的MOS晶体管的控制栅。与沟道的深度相比，浮栅最好在垂直于表面的方向内有较大延伸。因此浮栅突出于主表面之上。以这种方式浮栅和控制栅之间的耦合电容增加。如果选择相邻沟槽间的距离基本上等于沟槽的宽度，那么根据本专利技术的只读存储器单元阵列可以用自对准制造法制造，每个存储器单元要求的空间为2F2，F为在各个技术中最小的结构尺寸。对于自对准法制造存储器单元阵列仅需两个光刻制造的掩膜一个掩膜用于腐蚀沟槽，另一掩膜用于构造横向延伸到沟槽的字线。浮栅用间隔层腐蚀形成，并与沟槽的侧面自对准。使用字线掩膜，使形成的浮栅和第二介质平行于沟槽的延伸部分。最好在除去沟道槽膜之前进行间隔层腐蚀以形成浮栅。然后借助沟槽掩膜的厚度调节垂直于主表面的浮栅的延伸部分。在淀积用于形成第二介质的第二介质层之前，除去沟道槽膜。当不必通过增加浮栅的延伸部分来增加浮栅和控制栅之间的耦合电容时，在淀积用于形成浮栅的第一掺杂多晶硅层之前，除去沟槽掩膜。下面结合说明性实施例和图更详细地介绍本专利技术。附图说明图1显示的是在单元阵列中带掺杂区的衬底。图2显示的是沟槽腐蚀后带沟槽掩膜的衬底。图3显示的是在沟槽的底部形成条形掺杂区后的衬底。图4显示的是在沟道的侧面形成第一介质和掺杂多晶硅间隔层之后的衬底。图5显示的是淀积第二介质层和第二掺杂多晶硅层之后的衬底。图6显示的是最终的电可写和可擦存储器单元阵列的平面图。由如掺杂浓度为5×1015cm-3的p掺杂单晶硅构成的衬底1在主表面2上形成有厚度如50nm(未表示)的掩蔽氧化物。通过硼注入(160keV，6×1013cm-2)和随后的热处理形成掺杂剂浓度为3×1017cm-3的p掺杂阱3(见图1)。然后腐蚀除去掩蔽氧化物。例如用LOCOS工艺，在p掺杂阱3的边缘随后形成绝缘结构(未显示)。绝缘结构限定了用于单元阵列的区域。进一步形成20nm的掩蔽氧化物(未显示)后，通过50keV，5×1015cm-2的砷注入形成n+掺杂区4。n+掺杂区4的掺杂浓度为1×1021cm-3。它在用于单元阵列的区域上的主表面2上延伸。n+掺杂区4的深度例如等于200nm。除去掩蔽氧化物后，通过如800℃的热氧化在主表面2上形成厚度如50nm的SiO2层，用CVD形成厚度为50nm的氮化物层。SiO2层和氮化物层形成辅助层5(见图2)。随后，为了形成沟槽掩膜6，用TEOS工艺淀积300nm厚的SiO2层，并借助光刻法，通过例如用CHF3、O2各向异性干法腐蚀构形。然后各向异性干法腐蚀根据沟槽掩膜6构形辅助层5。例如用CHF3、O2腐蚀辅助层5。除去用于构形沟槽掩膜6的光刻胶掩膜后，进行沟槽腐蚀。在使用如HBr、He、O2、NF3的各向异性干法腐蚀工艺中进行沟道腐蚀。因此形成深度如0.6μm的沟槽7。沟槽8在NAND单元阵列块上延伸。它们的长度为如8μm并且宽度为如0.4μm。在单元阵列中，相邻的沟槽7以0.4μm的间距排列。沟槽7基本上平行。通过保形淀积，形成20nm厚的TEOS层(未显示)，然后形成厚度如80nm的Si3N4层。通过随后的用如CHF3、O2的各向异性干法腐蚀工艺，在沟槽7和沟槽掩膜6的垂直侧面形成Si3N4间隔层8(见图3)。然后用TEOS法在整个表面上淀积20nm厚的掩蔽氧化层9。对形成在沟槽7底部的n+掺杂条形区14a进行离子注入(5×1015cm-2，50keV)。通过热处理步骤激活掺杂区14a。条形掺杂区14a掺杂剂浓度设置为1×1021cm-3。在离子注入期间，Si3N4间隔层8掩蔽沟槽7的侧面。这可避免在沟槽7的侧面产生的垂直MOS晶体管的阈值电压漂移。在沟槽腐蚀过程中，通过在相邻沟槽7之间构成n+掺杂区4，在半导体衬底1的主表面上形成条形掺杂区14b。然后在如HF腐蚀剂中除去掩蔽氧化层9。例如用H3PO4的湿法化学腐蚀除去Si3N4间隔层8。然后使用HF的湿法化学腐蚀除去薄氧化底层。在沟槽7的侧面和底部留下未覆盖的硅表面。通过如800℃的热氧化至少在暴露的硅表面上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造只读存储器单元阵列的方法，-其中存储器单元的单元阵列形成在半导体衬底(1)的主表面(2)上，每个存储器单元包括MOS晶体管，该MOS晶体管垂直于主表面(2)，并包括第一介质层(10)、浮栅(11)、第二介质层(12)和控制栅(13a)，-其中半导体衬底(1)至少在单元阵列的区域掺杂成第一导电类型，-其中，为了形成单元阵列，在半导体衬底(1)的主表面(2)上形成掺杂成第二导电类型并在整个单元阵列上延伸的区域(4)，-其中形成沟槽掩膜(6)，-其中使用沟槽掩膜(6)作腐蚀掩膜，通过各向异性干法腐蚀工艺在主表面(2)内腐蚀出多个基本平行的条形沟道(7)，通过构形掺杂成第二导电类型的区域(4)形成条形区域(14b)，该条形区域排列在相邻的沟槽(7)之间的主表面(2)上并掺杂成第二导电类型，-其中使用沟槽掩膜(6)作注入掩膜，通过离子注入形成条形区域(14a)，该条形区域排列在沟槽(7)的底部并掺杂成第二导电类型，-其中在每种情况中，垂直的MOS晶体管的第一介质层(10)、浮栅(11)、第二介质层(12)和控制栅(13a)形成在沟槽(7)的相对侧面上，-其中沿侧面的相邻MOS晶体管的浮栅(11)和控制栅(13a)相互绝缘，-其中形成字线(13a)，该字线横向地延伸到沟槽(7)，并在每种情况中连接到各字线(13a)下排列的垂直的MOS晶体管的控制栅(13a)。2.根据权利要求1的方法，-其中，在形成排列在沟槽(7)底部的条形区域(14a)的离子注入之前，用离子注入之后将除去的掩蔽间隔层(8)覆盖沟槽(7)的侧壁。3.根...

【专利技术属性】
技术研发人员：F·霍夫曼，W·罗斯纳，W·克劳茨内德尔，L·里斯赫，
申请(专利权)人：西门子公司，
类型：发明
国别省市：