存储单元阵列的制造方法技术

一种存储单元阵列的制造方法，其步骤包括在半导体基底上形成多个渠沟与一晶体管；沉积第一绝缘层，以填满渠沟，形成多个绝缘塞；沉积第二绝缘层，在其上形成一开口，露出半导体基底，以及露出绝缘塞之一的角落；蚀刻该角落，形成一凹槽，在凹槽中沉积一掺杂的多晶硅层；沉积导电层，以填满凹槽，再进行蚀刻凹陷步骤，形成导电塞；在导电塞上及周缘形成第三绝缘层，以形成埋藏的位线；和进行回火，使得源极／漏极区和掺杂的多晶硅层中的杂质扩散而相接触。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种存储单元阵列(Memory Cell Array)的制造方法，特别是涉及一种具有埋藏位线(Buried Bit Line)的。此埋藏的位线可以自动对准(Self-Aligned)存储单元阵列中的转移晶体管(TransferTransistor)，且不会占据额外的空间，可以应用于制造高密度(High Density)的存储单元阵列。提高元件的效能(Performance)和减低制作工艺花费是半导体制作工艺的发展方向。这些目标已在亚微米(Sub-Micron)或是微小型化(Micro-Miniaturization)的制作工艺中成功地达到。如果需要往更小规模(Features)的制作工艺发展，元件中的电容品质会被破坏，且电阻效应会变得明显，使得元件的效能降低。且由于规模的减小，晶片(Chip)的尺寸也会变小，使得集成度增加而个别晶片的制作成本会降低。规模的减小的动态随机存取存储器(Dynamic Random Access Memory；DRAM)元件的制作工艺中非常重要。一个DRAM存储单元中，通常都具有堆叠电容(Stacked Capacitor)的结构，而堆叠电容的位置是在转移晶体管的源极(Source)或漏极(Drain)区之上。至于DRAM存储单元中的位线则包括一金属线，沿着一绝缘层延伸出去，绝缘层会透过一接触窗(Contact Hole)与源极或漏极区相通。现有的一种缩小DRAM存储单元中位线面积的方法，是利用埋藏的位线的观念，例如美国专利5250457和5364808，都会提出一种在转移晶体管制造埋藏的位线的方法。然而上述这些专利技术中的埋藏位线会使得硅基底上的位线连接(Bit Line Coupling)增加，如果靠源极/漏极区与硅基底绝缘，则不可以有缺陷(Defect)，且制造上其成品率(Yield)难控制。有鉴于此，本专利技术的主要目的是提出一种，且特别是有关于一种具有埋藏的位线的。将位线埋藏于绝缘氧化层中，或在浅渠沟(Shallow Trench)中，或也可在场氧化层(FieldOxide Region)之中。因此位线不会占据额外的空间，可以提高元件的密度，且位线连接减少，与硅基底之间靠场氧化层可自动绝缘隔离。为达到上述目的，本专利技术提出一种，其步骤至少包括在一半导体基底上形成多个梁沟。然后沉积一第一绝缘层，用以填满多个渠沟，形成多个绝缘塞。在半导体基底上沉积一第二绝缘层，在其上形成一第一开口，露出半导体基底，以及露出多个绝缘塞中的一绝缘塞的角落。然后蚀刻绝缘塞角落，形成一凹槽，在凹槽中沉积一掺杂的第一多晶硅层。之后再沉积一导电层，用以填满凹槽，再进行凹陷步骤，形成一导电塞。在导电塞上及周缘形成一第三绝缘层，形成一埋藏的位线。在半导体基底上形成一转移晶体管，包括一栅极与源极/漏极区。进行一回火步骤，使得源极/漏极区和掺杂的第一多晶硅层中的杂质会扩散而相接触。在上述各层上沉积一第四绝缘层，并在其上形成一第二开口，露出源极/漏极区。在第二开口周缘形成一第二多晶硅层，用以填满第二开口，形成一下电极，在下电极上形成一介电层，以及在介电层上沉积一第三多晶硅层，用以形成一上电极。于是下电极、介电层和上电极形成一堆叠电容的结构。为使本专利技术的上述和其他目的、特征、和优点能更明显易懂，特举一优选实施例，并配合附图作详细说明。附图中附图说明图1绘示的为根据本专利技术的一优选实施例，一种存储单元阵列的上视示意图；图2至图7a绘示的为根据本专利技术的一优选实施例，一种存储单元阵列制造步骤沿图1AA′线的剖面示意图；图7b绘示的为根据本专利技术的一优选实施例，一种存储单元阵列制造步骤沿图1BB′线的剖面示意图；以及图8和图9绘示的为根据本专利技术的一优选实施例，一种存储单元阵列中堆叠电容制造步骤的剖面示意图。本专利技术提出一种，其中有一堆叠电容的结构覆盖在一埋藏的位线之上。埋藏的位线可以在场氧化层中，也可以在绝缘的浅渠沟之中，或在其他的绝缘氧化层中，这样可以解决现有位线占据空间太大的问题。此外，这种埋藏的位线结构具有自动对准邻近转移晶体管中源极/漏极区的功能，藉由位线以及源极/漏极区中杂质的向外扩散作用(Outdiffusion)，可以自然地将转移晶体管中的源极/漏极区和埋藏的位线连接在一起。首先，请参照图1，其所绘示的为根据本专利技术的一优选实施例，一种存储单元阵列的上视示意图。多个浅渠沟12，其中已填满绝缘材料，用以做绝缘隔离之用。在多个浅渠沟12的周围分布有半导体基底10暴露出来的区域。一埋藏的位线17，在图1中用虚线表示，其延伸于多个浅渠构12的表面下，与埋藏的位线17垂直的为多晶硅栅极13，其横切过半导体基底10。此外，一开口14，用以做介层窗，可以在此处形成一堆叠电容15。接着，请参照图2，其所绘示的为根据本专利技术的一优选实施例，一种存储单元阵列制造步骤沿图1AA′线的剖面示意图。提供一半导体基底10，沿着单晶硅的晶面100切割，并在其上形成一薄的氧化层(未显示)。然后在半导体基底10上，利用各向异性(Anisotropic)反应性离子蚀刻法(Reactive IonEtch；RIE)，以氯气(Cl2)为蚀刻剂(Etchant)，形成多个渠沟12。多个渠沟12的深度约在4000埃到约6000埃之间，且根据元件设计原理(DesignRules)，每个渠沟12都有适当的宽度与间隔距离。接着，利用低压化学气相沉积法(Low Pressure Chemical Vapor Deposition；LPCVD)，或等离子增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition；PECVD)，在温度约300℃到约700℃之间，在半导体基底10上沉积一第一绝缘层21a，例如硅的氧化物，用以填满多个渠沟12，且第一绝缘层21a的厚度约为多个渠沟12宽度的三分之二。然后，利用化学机械研磨法(Chemical MechanicalPolishing；CMP)，或各向异性反应性离子蚀刻法，以三氟甲烷(CHF3)为蚀刻剂，蚀刻去除多个渠沟12外多余的第一绝缘层21a，形成多个绝缘塞21。接着，请参照图3，利用低压化学气相沉积法、等离子增强化学气相沉积法、或热氧化法(Thermal Oxidation)，形成一第二绝缘层31，其厚度约在500埃到约1000埃之间。然后，在第二绝缘层31上涂布一已限定图案的光致抗蚀剂层32。以光致抗蚀剂层32为掩模，利用各向异性反应性离子蚀刻法，三氟甲烷为蚀刻剂，在第二绝缘层31上形成一开口33，露出部分半导体基底10，以及露出多个绝缘塞21中的一绝缘塞21的角落(Corner)。再继续蚀刻绝缘塞21，在渠沟12中形成一凹槽34，凹槽34的深度约为2500埃到约3500埃之间。然后去除光致抗蚀剂层32。接着，请参照图4，在上述各层上沉积一薄的第一多晶硅层41，且在此第一多晶硅层41掺入砷(Arsine)或磷化氢(Phosphine)等杂质。其方法是在温度约550℃到约650℃之间，以硅甲烷(Silane)为反应气体，同时掺杂砷、磷离子，利用低压化学气相沉积法而形成。此掺杂的第一多晶硅层41的厚度约在250埃到约350埃之间。然后，在温度约600℃本文档来自技高网...

【技术保护点】
一种存储单元阵列的制造方法，至少包括下列步骤： （ａ）在一半导体基底上形成多个渠沟； （ｂ）在该半导体基底上形成一第一绝缘层，用以填满该多个渠沟； （ｃ）去除在该半导体基底上的该第一绝缘层，留下填满的该多个渠沟，形成多个绝缘塞； （ｄ）在该半导体基底和该多个绝缘塞上，沉积一第二绝缘层； （ｅ）在该第二绝缘层上形成一第一开口，露出部分该半导体基底，以及露出该多个绝缘塞中的一绝缘塞的角落； （ｆ）去除该绝缘塞角落下的该第一绝缘层，形成一凹槽； （ｇ）在该第二绝缘层、露出的部分该半导体基底和该凹槽上形成一掺杂的第一多晶硅层； （ｈ）在该掺杂的第一多晶硅层上沉积一导电层，且该导电层填满该凹槽； （ｉ）去除该导电层、该掺杂的第一多晶硅层和部分的该半导体基底，留下在该凹槽中的该导电层和该掺杂的第一多晶硅层，形成一导电塞； （ｊ）在该导电塞上进行一蚀刻凹陷步骤，用以形成一位线； （ｋ）在该导电塞上及周缘形成一第三绝缘层，用以埋藏该位线； （ｌ）在该半导体基底上形成一栅极绝缘层，且在该栅极绝缘层上形成一栅极； （ｍ）在该栅极旁的该半导体基底上形成一轻掺杂的源极／漏极区，且该轻掺杂的源极／漏极区分布于该第三绝缘层和该多个渠沟之间的区域； （ｎ）在该栅极旁侧形成一间隙壁； （ｏ）在该间隙壁旁的该半导体基底上形成一重掺杂的源极／漏极区，于是该轻掺杂的源极／漏极区、该重掺杂的源极／漏极区与该栅极形成一转移晶体管； （ｐ）进行一回火步骤，使得该重掺杂的源极／漏极区、该轻掺杂的源极／漏极区和该掺杂的第一多晶硅层中的杂质会扩散而相接触； （ｑ）在上述各层上沉积一第四绝缘层； （ｒ）在该第四绝缘层形成一第二开口，露出该轻掺杂的源极／漏极区与该重掺杂的源极／漏极区的表面； （ｓ）在该第二开口周缘形成一第二多晶硅层，用以填满该第二开口，形成一下电极； （ｔ）在该下电极上形成一介电层；以及 （ｕ）在该介电层上沉积一第三多晶硅层，用以形成一上电极，于是该下电极和该上电极形成一堆叠电容的结构。...

【技术特征摘要】
1.一种存储单元阵列的制造方法，至少包括下列步骤(a)在一半导体基底上形成多个渠沟；(b)在该半导体基底上形成一第一绝缘层，用以填满该多个渠沟；(c)去除在该半导体基底上的该第一绝缘层，留下填满的该多个渠沟，形成多个绝缘塞；(d)在该半导体基底和该多个绝缘塞上，沉积一第二绝缘层；(e)在该第二绝缘层上形成一第一开口，露出部分该半导体基底，以及露出该多个绝缘塞中的一绝缘塞的角落；(f)去除该绝缘塞角落下的该第一绝缘层，形成一凹槽；(g)在该第二绝缘层、露出的部分该半导体基底和该凹槽上形成一掺杂的第一多晶硅层；(h)在该掺杂的第一多晶硅层上沉积一导电层，且该导电层填满该凹槽；(i)去除该导电层、该掺杂的第一多晶硅层和部分的该半导体基底，留下在该凹槽中的该导电层和该掺杂的第一多晶硅层，形成一导电塞；(j)在该导电塞上进行一蚀刻凹陷步骤，用以形成一位线；(k)在该导电塞上及周缘形成一第三绝缘层，用以埋藏该位线；(l)在该半导体基底上形成一栅极绝缘层，且在该栅极绝缘层上形成一栅极；(m)在该栅极旁的该半导体基底上形成一轻掺杂的源极/漏极区，且该轻掺杂的源极/漏极区分布于该第三绝缘层和该多个渠沟之间的区域；(n)在该栅极旁侧形成一间隙壁；(o)在该间隙壁旁的该半导体基底上形成一重掺杂的源极/漏极区，于是该轻掺杂的源极/漏极区、该重掺杂的源极/漏极区与该栅极形成一转移晶体管；(p)进行一回火步骤，使得该重掺杂的源极/漏极区、该轻掺杂的源极/漏极区和该掺杂的第一多晶硅层中的杂质会扩散而相接触；(q)在上述各层上沉积一第四绝缘层；(r)在该第四绝缘层形成一第二开口，露出该轻掺杂的源极/漏极区与该重掺杂的源极/漏极区的表面；(s)在该第二开口周缘形成一第二多晶硅层，用以填满该第二开口，形成一下电极；(t)在该下电极上形成一介电层；以及(u)在该介电层上沉积一第三多晶硅层，用以形成一上电极，于是该下电极和该上电极形成一堆叠电容的结构。2.如权利要求1所述的方法，其中步骤(a)该多个渠沟的形成方法为各向异性反应性离子蚀刻法，蚀刻剂为氯气。3.如权利要求1所述的方法，其中该多个渠沟的深度均约在4000埃到约6000埃之间。4.如权利要求1所述的方法，其中步骤(b)该第一绝缘层的形成方法为在温度约300℃到约700℃之间，利用化学气相沉积法而形成。5.如权利要求1所述的方法，其中该第一绝缘层包括硅的氧化物。6.如权利要求1所述的方法，其中该第一绝缘层的厚度约为该多个渠沟宽度的三分之二。7.如权利要求1所述的方法，其中步骤(f)形成该凹槽的方法为各向异性反应性离子蚀刻法，蚀刻剂为三氟甲烷。8.如权利要求1所述的方法，其中该凹槽的深度约为2500埃到约3500埃之间。9.如权利要求1所述的方法，其中步骤(g)该掺杂的第一多晶硅层的形成方法为在温度约550℃到约650℃之间，以硅甲烷为反应气体，同时掺杂砷、磷离子，利用低压化学气相沉积法而形成。10.如权利要求1所述的方法，其中该掺杂的第一多晶硅层的厚度约在250埃到约350埃之间。11.如权利要求1所述的方法，其中步骤(h)该导电层的形成方法为在温度约600℃到约800℃之间，以六氟化钨为反应气体，利用低压化学气相沉积法而形成。12.如权利要求11所述的方法，其中该导电层的材料包括钨。13.如权利要求11所述的方法，其中该导电层的厚度约在2500埃到约3500埃之间。14.如权利要求1所述的方法，其中步骤(h)该导电层的形成方法为在温度约600℃到约800℃之间，以六氟化钨和硅甲烷反应气体，利用低压化学气相沉积法而形成。15.如权利要求14所述的方法，其中该导电层的材料包括钨的硅化物。16.如权利要求14所述的方法，其中该导电层的厚度约在1500埃到约2500埃之间。17.如权利要求1所述的方法，其中步骤(j)该蚀刻凹陷步骤是利用各向异性反应性离子蚀刻法，蚀刻剂为氯气，使得该导电塞的厚度约在1500埃到约2500埃之间，且形成的该位线约在该渠沟表面下约2000埃左右。18.如权利要求1所述的方法，其中步骤(k)该第三绝缘层的形成方法为在温度约300℃到约700℃之间，利用化学气相沉积法而形成。19.如权利要求1所述的方法，其中该第三绝缘层包括硅的氧化物。20.如权利要求1所述的方法，其中该第三绝缘层的厚度约在1500埃到约2500埃之间。21.如权利要求1所述的方法，其中该栅极绝缘层为...

【专利技术属性】
技术研发人员：宋建迈，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：71[中国|台湾]