一种闪存单元结构及分立栅快闪存储器制造技术

本发明专利技术涉及存储器设计领域，尤其涉及一种闪存单元结构及分立栅快闪存储器，该闪存单元结构包括半导体衬底、依次设置在所述半导体衬底之上的浮栅、隔离层和控制栅，其中，所述控制栅之上设置有掩膜层，所述掩膜层包括依次设置于所述控制栅之上的底层氮化层、中间氧化层以及顶层氮化层。本发明专利技术的闪存单元结构通过在传统的掩膜层中引入中间氧化层形成“NON”结构，并且调整“NON”结构中各膜层的厚度比例，使得新形成的掩膜层可明显降低作用于控制栅上的应力，确保器件在读写时的电流均匀性。由本发明专利技术的闪存单元结构组成的分立栅快闪存储器，因消除了应力影响，其读写电流均匀平稳，不会对器件造成损坏。

Flash memory unit structure and split gate flash memory

The present invention relates to the field of memory design, especially relates to a flash memory unit structure and split gate flash memory, the flash memory cell structure includes a semiconductor substrate, are arranged in the floating gate, the isolation layer and the control gate over the semiconductor substrate including the control gate are arranged on the mask, the mask layer comprises in order to set the control gate on the bottom of the nitride layer, the middle layer and the top layer of nitride oxide. The flash memory unit structure of the invention by introducing an intermediate oxide layer in the mask layer is formed in the traditional \NON\ and \NON\ structure, adjust the structure of the film thickness ratio, the newly formed mask layer can significantly reduce the stress acting on the control gate, to ensure that the device current at the time of writing and reading uniformity. Because of the elimination of the stress influence, the read and write current of the discrete gate flash memory which is composed of the flash memory unit structure of the invention is stable and stable, and can not cause damage to the device.

【技术实现步骤摘要】

本专利技术涉及存储器设计领域，尤其涉及一种闪存单元结构及分立栅快闪存储器。
技术介绍
在存储器中，控制栅(ControlGate，简称CG)上堆叠的硬掩膜(HardMask)是存储器工艺平台中形成控制栅的基本模组，在隧穿氧化物工艺或者分立栅快闪存储器(SplitGateFlash)当中都有使用。硬掩膜可通过炉火工艺熔炉或者化学气相沉积(ChemicalVaporDeposition，简称CVD)工艺来实现，堆叠的硬掩膜的厚度和种类对于后续光刻模组和最终产品特性有着重要影响。在传统的SplitGateFlash工艺平台中，控制栅上的硬掩膜由厚度为1200埃的氮化硅(SiN)和厚度为3000埃的活性炭(a-carbon)组成，其对控制栅的应力相对较大，在分立栅快闪存储器进行特性测试或者读写操作时，电流的均匀性受到影响，尤其在一些特殊形貌的控制栅区域(参照图1所示结构，其中标号CG代表控制栅，椭圆形虚线框出部分即特殊形貌的控制栅区域)，因为特殊形貌的控制栅区域的面积和普通CG区域面积不一致，导致应力积累较大，使得不同字节电流大小差距明显，在该特殊形貌的控制栅区域位线上电流陡增(参照图2所示的电流曲线图，圆形虚线框出部分即标示特殊形貌的控制栅区域电流陡增)，容易损坏器件性能。
技术实现思路
鉴于上述技术问题，本专利技术提出一种闪存单元结构及分立栅快闪存储器，利用掩膜的层次优化来改善应力的大小，消除应力给控制栅带来的影响。本专利技术解决上述技术问题的主要技术方案为：一种闪存单元结构，包括半导体衬底、依次设置在所述半导体衬底之上的浮栅、隔离层和控制栅，其中，所述控制栅之上设置有掩膜层，所述掩膜层包括依次设置于所述控制栅之上的底层氮化层、中间氧化层以及顶层氮化层。优选的，上述的闪存单元结构，其中，所述掩膜层的厚度为1200埃。优选的，上述的闪存单元结构，其中，所述底层氮化层和所述中间氧化层的厚度比例范围为3:1～4:1。优选的，上述的闪存单元结构，其中，所述顶层氮化层的厚度大于等于700埃。优选的，上述的闪存单元结构，其中，所述掩膜层上还设置有活性炭层，所述活性炭层的厚度为3000埃。优选的，上述的闪存单元结构，其中，所述底层氮化层和/或所述顶层氮化层为氮化硅，和/或所述中间氧化层为氧化硅。优选的，上述的闪存单元结构，其中，所述浮栅和所述半导体衬底之间还设置有遂穿氧化层。本专利技术还提供一种分立栅快闪存储器，包括衬底层，其中，还包括设置在所述衬底层上呈阵列排布的多个上述的闪存单元结构；其中，所述多个闪存单元结构的所述半导体衬底构成所述衬底层的一部分。优选的，上述的分立栅快闪存储器，其中，每一列所述闪存单元结构的所述控制栅相连形成条状控制栅。优选的，上述的分立栅快闪存储器，其中，还包括：位于所述条状控制栅两侧的块状控制栅，所述掩膜层还覆盖于所述块状控制栅之上。上述技术方案具有如下优点或有益效果：本专利技术可降低掩膜层作用于控制栅上的应力，改善分立栅快闪存储器在读写过程中的电流大小均匀性，提高产品性能。附图说明参考所附附图，以更加充分地描述本专利技术的实施例。然而，所附附图仅用于说明和阐述，并不构成对本专利技术范围的限制。图1是传统分立栅快闪存储器的局部俯视图；图2是传统分立栅快闪存储器在读写过程中电流变化曲线；图3是本专利技术的闪存单元结构示意图；图4是本专利技术的分立栅快闪存储器在读写过程中电流变化曲线。具体实施方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为本专利技术的限定。需要说明的是，在不冲突的前提下，以下描述的技术方案和技术方案中的技术特征可以相互组合。实施例一：参照图3所示，本实施例提出一种闪存单元结构，包括半导体衬底1、依次设置在半导体衬底1之上的浮栅3、隔离层4和控制栅5，其中，控制栅5之上设置有掩膜层6，掩膜层6包括依次设置于控制栅5之上的底层氮化层61、中间氧化层62以及顶层氮化层63。在上述技术方案的基础上，作为一个优选的实施方式，掩膜层6的厚度为1200埃。其中，底层氮化层61和中间氧化层62的厚度比例范围优选为3:1～4:1，最优为4:1；而顶层氮化层63的厚度大于等于700埃。也即在一个最优实施方式中，底层氮化层61的厚度为400埃，中间氧化层62的厚度为100埃，顶层氮化层63的厚度为700埃，可以实现掩膜层6作用于控制栅5的应力最小，不会对后续形成的器件在读写时产生不良影响。在上述技术方案的基础上，优选的，半导体衬底1可以为硅衬底，相应的底层氮化层61和顶层氮化层63均可为氮化硅，中间氧化层62可为氧化硅。进一步的，掩膜层6上还设置有活性炭层7，活性炭层的厚度优选为3000埃。作为一个完整的闪存单元结构，继续参照图3，在浮栅3和半导体衬底1之间还设置有遂穿氧化层2。本实施例在传统的掩膜层中引入中间氧化层62，使中间氧化层62与底层氮化层61和顶层氮化层63形成“NON”结构(“氮化层-氧化层-氮化层”结构)，并且调整底层氮化层61、中间氧化层62和顶层氮化层63的不同厚度比例，而保证掩膜层6的总体厚度不变，使得由底层氮化层61、中间氧化层62和顶层氮化层63形成的掩膜层6可明显降低作用于控制栅5上的应力，确保器件在读写时的电流均匀性。实施例二：基于实施例的基础上，本实施例提出一种分立栅快闪存储器，包括衬底层，还包括设置在衬底层上呈阵列排布的多个实施例一中的闪存单元结构，这些闪存单元结构的半导体衬底1即构成本实施例的衬底层的一部分。在上述技术方案的基础上，作为一个优选的实施方式，在阵列排布的闪存单元结构中，每一列闪存单元结构的控制栅5相连形成条状控制栅。进一步的，本实施例的分立栅快闪存储器还包括位于条状控制栅两侧的块状控制栅，实施例一中的掩膜层6和活性炭7还覆盖于块状控制栅之上。在本实施例的分立栅快闪存储器中，块状控制栅相对于条状控制栅即形成特殊形貌的控制栅区域，该特殊形貌的控制栅区域的面积比条状控制栅区域的面积大；但是因为在特殊形貌的控制栅区域和条状控制栅区域上方的掩膜层6的特殊设计和独特的厚度比例，使得掩膜层6不会在特殊形貌的控制栅区域累积过大的应力，也就不会在分立栅快闪存储器进行读写时产生如
技术介绍
所说的明显陡增的电流。本实施例的分立栅快闪存储器在读写操作时的电流曲线如图4所示，可见由于消除了应力影响，分立栅快闪存储器的读写电流均匀平稳，不会对器件造成损坏。本实施例的分立栅快闪存储器设计工艺可用于55纳米及更高阶节点集成电路制造工艺中。综上所述，本专利技术的闪存单元结构通过在传统的掩膜层中引入中间氧化层形成“NON”结构，并且调整“NON”结构中各膜层的厚度比例，使得新形成的掩膜层可明显降低作用于控制栅上的应力，确保器件在读写时的电流均匀性。由本专利技术的闪存单元结构组成的分立栅快闪存储器，因消除了应力影响，其读写电流均匀平稳，不会对器件造成损坏。以上所述仅为本专利技术较佳的实施例，并非因此限制本专利技术的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本专利技术说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本专利技术的保护范围内。本文档来自技高网...

【技术保护点】
一种闪存单元结构，包括半导体衬底、依次设置在所述半导体衬底之上的浮栅、隔离层和控制栅，其特征在于，所述控制栅之上设置有掩膜层，所述掩膜层包括依次设置于所述控制栅之上的底层氮化层、中间氧化层以及顶层氮化层。

【技术特征摘要】
1.一种闪存单元结构，包括半导体衬底、依次设置在所述半导体衬底之上的浮栅、隔离层和控制栅，其特征在于，所述控制栅之上设置有掩膜层，所述掩膜层包括依次设置于所述控制栅之上的底层氮化层、中间氧化层以及顶层氮化层。2.如权利要求1所述的闪存单元结构，其特征在于，所述掩膜层的厚度为1200埃。3.如权利要求2所述的闪存单元结构，其特征在于，所述底层氮化层和所述中间氧化层的厚度比例范围为3:1～4:1。4.如权利要求2所述的闪存单元结构，其特征在于，所述顶层氮化层的厚度大于等于700埃。5.如权利要求1所述的闪存单元结构，其特征在于，所述掩膜层上还设置有活性炭层，所述活性炭层的厚度为3000埃。6.如权利要求1所述的闪存单元结构，...

【专利技术属性】
技术研发人员：李赟，周俊，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42