一种嵌入式闪存及其制备方法、电子装置制造方法及图纸

本发明专利技术涉及一种嵌入式闪存及其制备方法、电子装置，所述方法包括步骤S1：提供基底，在所述基底的不同区域上分别形成有高压氧化物层和遂穿氧化层；步骤S2：在所述高压氧化物层和所述遂穿氧化层上沉积浮栅材料层和掩膜层，并在所述浮栅材料层和所述掩膜层中形成延伸至所述基底中的浅沟槽隔离氧化物；步骤S3：去除掩膜层，露出部分高度的所述浅沟槽隔离氧化物；步骤S:4：回蚀刻露出的所述浅沟槽隔离氧化物，以减小露出的所述浅沟槽隔离氧化物的关键尺寸；步骤S5：再次沉积所述浮栅材料层至所述浅沟槽隔离氧化物的顶部，步骤S6蚀刻所述浮栅材料层和所述浅沟槽隔离氧化物；步骤S7：去除所述浅沟槽隔离氧化物中关键尺寸减小的部分，以形成T形浮栅。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种嵌入式闪存及其制备方法、电子装置。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。嵌入式闪存技术是将逻辑工艺和闪存工艺集成，但是由于两种工艺的不同需求需要工艺过程进行权衡，为了使器件具有更好的可靠性，需要严格的高耦合比(Higher coupling ratio)，高耦合比同时伴随着ONO长度比的增加，隧道氧化层的长度。在节距关键尺寸确定的情况下，为了提高器件的性能，所述浅沟槽隔离氧化物和浮栅中应该避免出现孔洞，其中在填充所述浅沟槽隔离氧化物和浮栅的过程中是否会出现孔洞取决于节距关键尺寸和所填充空隙(gap)的高深宽比。在所述逻辑工艺和闪存工艺的填充中存在下述矛盾，当有源区关键尺寸较大时，则所述浅沟槽隔离结构的关键尺寸较小，具有较大的深宽比，在填充过程中会在浅沟槽隔离氧化物中产生孔洞，如图2a和2b中A所示；
但是有源区关键尺寸较小时，在所述有源区上形成浮栅结构时则会导致沉积浮栅过程中产生孔洞，如图2b中B所示。因此如何权衡两者的工艺窗口同时以避免孔洞的出现成为目前亟需解决的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术提供了一种嵌入式闪存的制备方法，包括：步骤S1：提供基底，在所述基底的不同区域上分别形成有高压氧化物层和遂穿氧化层；步骤S2：在所述高压氧化物层和所述遂穿氧化层上沉积浮栅材料层和掩膜层，并在所述浮栅材料层和所述掩膜层中形成延伸至所述基底中的浅沟槽隔离氧化物；步骤S3：去除所述掩膜层，露出部分高度的所述浅沟槽隔离氧化物；步骤S4：回蚀刻露出的所述浅沟槽隔离氧化物，以减小露出的所述浅沟槽隔离氧化物的关键尺寸；步骤S5：再次沉积所述浮栅材料层至所述浅沟槽隔离氧化物的顶部，以包围所述浅沟槽隔离氧化物；步骤S6：蚀刻所述浮栅材料层和所述浅沟槽隔离氧化物，以获得平坦的表面；步骤S7：去除所述浅沟槽隔离氧化物中关键尺寸减小的部分，以形成T形浮栅。可选地，在所述步骤S7中，所述T形浮栅顶部的关键尺寸为60-130nm，底部的关键尺寸为50-75nm。可选地，在所述步骤S4中，在所述回蚀刻步骤之后，所述浅沟槽隔离氧化物的厚度为100-1000埃。可选地，在所述步骤S4中，在所述回蚀刻之后，所述暴露的浅沟槽隔离氧化物呈上窄下宽的子弹形状。可选地，在所述步骤S5中，选用外延法或者选择性沉积方法再次沉积所述浮栅材料层。可选地，所述T形浮栅包括所述步骤S2中的所述浮栅材料层和所述步骤S5中的所述浮栅材料层。可选地，在所述步骤S6中选用对所述浮栅材料层和所述浅沟槽隔离氧化物具有选择性的干法蚀刻，以获得平坦的表面。可选地，所述步骤S1包括：步骤S11：提供基底，并在所述基底上形成高压氧化物层；步骤S12：湿法剥离去除部分所述高压氧化物层，以露出所述基底；步骤S13：在露出的所述基底上形成遂穿氧化层，其中，所述遂穿氧化层的厚度小于所述高压氧化物层的厚度。可选地，所述方法包括：在所述遂穿氧化层上形成逻辑器件。可选地，在形成所述高压氧化物层和所述遂穿氧化层的方法中还进一步包含若干离子注入工艺的步骤。可选地，在所述步骤S2中，形成所述浅沟槽隔离氧化物的方法包括:步骤S21:图案化所述掩膜层、所述浮栅材料层以及所述基底，以形成沟槽；步骤S22：沉积浅沟槽隔离氧化物以填充所述沟槽并平坦化。可选地，在所述步骤S7之后，所述方法进一步包括：步骤S8：在所述T形浮栅上形成隔离材料层；步骤S9：在所述隔离材料层上形成控制栅。本专利技术还提供了一种上述方法制备得到的嵌入式闪存。本专利技术还提供了一种电子装置，包括上述的嵌入式闪存。本专利技术为了解决现有技术中存在的问题，提供了一种嵌入式闪存的制备方法，所述方法在制备过程中选用正常的有源区关键尺寸，在后续的步骤中，在有源区上形成T形浮栅，通过T形结构，增加所述浮栅顶部的关键尺寸，以增加耦合率，同时增加所述浮栅和所述有源区之间的距离，提高器件的可靠性。本专利技术的优点在于：(1)对于浅沟槽隔离氧化物以及浮栅氧化物沉积工艺均具有良好的工艺窗口，都能避免孔洞的产生。(2)能够很好地控制浮栅的轮廓。(3)所述浮栅为T形；(4)所述浮栅的物理轮廓使半导体器件的耦合性能得到进一步的改进。(5)在耦合率相同的情况下，有源区和控制栅之间具有更好的击穿电压性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1a-1g为现有技术中嵌入式闪存的制备过程示意图；图2a-2b为现有技术制备得到的嵌入式闪存的结构示意图；图3a-3j为本专利技术一实施方式中嵌入式闪存的制备过程示意图；图4为本专利技术一实施方式中嵌入式闪存的制备工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、<本文档来自技高网...

【技术保护点】
一种嵌入式闪存的制备方法，包括：步骤S1：提供基底，在所述基底的不同区域上分别形成有高压氧化物层和遂穿氧化层；步骤S2：在所述高压氧化物层和所述遂穿氧化层上沉积浮栅材料层和掩膜层，并在所述浮栅材料层和所述掩膜层中形成延伸至所述基底中的浅沟槽隔离氧化物；步骤S3：去除所述掩膜层，露出部分高度的所述浅沟槽隔离氧化物；步骤S4：回蚀刻露出的所述浅沟槽隔离氧化物，以减小露出的所述浅沟槽隔离氧化物的关键尺寸；步骤S5：再次沉积所述浮栅材料层至所述浅沟槽隔离氧化物的顶部，以包围所述浅沟槽隔离氧化物；步骤S6：蚀刻所述浮栅材料层和所述浅沟槽隔离氧化物，以获得平坦的表面；步骤S7：去除所述浅沟槽隔离氧化物中关键尺寸减小的部分，以形成T形浮栅。

【技术特征摘要】
1.一种嵌入式闪存的制备方法，包括：步骤S1：提供基底，在所述基底的不同区域上分别形成有高压氧化物层和遂穿氧化层；步骤S2：在所述高压氧化物层和所述遂穿氧化层上沉积浮栅材料层和掩膜层，并在所述浮栅材料层和所述掩膜层中形成延伸至所述基底中的浅沟槽隔离氧化物；步骤S3：去除所述掩膜层，露出部分高度的所述浅沟槽隔离氧化物；步骤S4：回蚀刻露出的所述浅沟槽隔离氧化物，以减小露出的所述浅沟槽隔离氧化物的关键尺寸；步骤S5：再次沉积所述浮栅材料层至所述浅沟槽隔离氧化物的顶部，以包围所述浅沟槽隔离氧化物；步骤S6：蚀刻所述浮栅材料层和所述浅沟槽隔离氧化物，以获得平坦的表面；步骤S7：去除所述浅沟槽隔离氧化物中关键尺寸减小的部分，以形成T形浮栅。2.根据权利要求1所述的方法，其特征在于，在所述步骤S7中，所述T形浮栅顶部的关键尺寸为60-130nm，底部的关键尺寸为50-75nm。3.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，在所述回蚀刻步骤之后，所述浅沟槽隔离氧化物的厚度为100-1000埃。4.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，在所述回蚀刻之后，所述暴露的浅沟槽隔离氧化物呈上窄下宽的子弹形状。5.根据权利要求1所述的方法，其特征在于，在所述步骤S5中，选用外延法或者选择性沉积方法再次沉积所述浮栅材料层。6.根据权利要求1所述的方法，其特征在于，所述T形浮栅包括所...

【专利技术属性】
技术研发人员：王新鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31