存储器结构及其制造方法技术

本发明专利技术公开了一种存储器结构及其制造方法，存储器结构包括垂直栅极非易失性NAND阵列，其包括多个垂直叠层的NAND串的非易失性存储器单元、正交地配置在多个垂直叠层的NAND串上面的多条字线，以及电性耦接至多条字线的多个垂直行的导电栅极材料。多个垂直叠层的NAND串具有垂直叠层的半导体条，其具有包括一第一侧及一第二侧的相反侧。多个垂直行中的垂直行为垂直叠层的半导体条的相反侧的第一侧及第二侧的其中一侧的栅极。多个垂直行中的垂直行为多个垂直叠层的NAND串中的相邻叠层的栅极。

【技术实现步骤摘要】

本专利技术是有关于高密度的存储器装置，且特别是有关于于其中配置多个平面的存储器单元以提供一种三维(3D)阵列的存储器装置。
技术介绍
因为集成电路中的装置的临界尺寸缩小至共同的存储器单元技术的限制，所以设计者一直在寻找用以叠层多个平面的存储器单元，以达到每位更大的储存容量，并达到较低的成本的技术。图1为使用一种垂直栅极结构的三维(3D)集成电路装置的一实施例的立体图。图1所显示的装置100包括与在一集成电路基板上方沿着Z-方向的绝缘条交替的导电条的多个叠层。在图1所显示的范例中，一多层阵列是形成于一绝缘层上方，并包括一导电材料的多个结构，例如多条字线125-1至125-N，这些结构正交地配置在多个叠层上面并与这些叠层共形。多个平面中的这些导电条叠层中的导电条(例如112、113、114及115)可包括供存储器元件用的多个通道，而此多个结构中的结构(例如125-1至125-N)可被配置成包括供存储器元件用的垂直栅极的多条字线及串行选择线。相同平面中的导电条是通过链接元件的一叠层(例如102B、103B、104B及105B)而电性耦接在一起。一种包括链接元件112A、113A、114A及115A的一叠层的接触结构，是终止于这些导电条，例如多个叠层中的导电条112、113、114及115。如图所示，这些链接元件112A、113A、114A及115A是电性连接至不同的位线，以供连接至译码电路，用于选择在此阵列之内的多个平面。这些链接元件112A、113A、114A及115A可以于定义此多个叠层的同时被图案化。此叠层的链接元件(例如102B、103B、104B及105B)是沿着Z-方向的绝缘层(未绘示)隔开，并终止于导电条，例如导电条102、103、104及105。
绝缘层可包括如关于在沿着Z-方向的导电条之间的绝缘条所描述的绝缘材料。在此叠层的链接元件(例如102B、103B、104B及105B)中的多个层间连接器(例如172、173、174及175)，是从一连接器表面延伸至各个链接元件。连接器表面的顶端上的图案化的导线可连接至各个层间连接器。如图所绘示，层间连接器172、173、174、175将链接元件102B、103B、104B及105B予以电性连接至图案化的导线中的不同的位线，例如一金属层ML3，以供连接至译码电路，用于选择在此阵列之内的多个平面。此叠层的链接元件102B、103B、104B及105B可以于定义此多个叠层的同时被图案化。任何既定叠层的导电条不是耦接至此叠层的链接元件112A、113A、114A及115A，就是耦接至此叠层的链接元件102B、103B、104B及105B，而非同时耦接至两者。此叠层的导电条112、113、114及115是通过此叠层的链接元件112A、113A、114A及115A而终止于一端，通过串行选择线(SSL)栅极结构119、接地选择线(GSL)126、字线125-1至125-N、接地选择线(GSL)127，并通过源极线128而终止于另一端。此叠层的导电条112、113、114及115并未到达此叠层的链接元件102B、103B、104B及105B。此叠层的导电条102、103、104及105是通过此叠层的链接元件102B、103B、104B及105B而终止于一端，通过SSL栅极结构109、接地选择线(GSL)127、字线125-N至125-1、接地选择线(GSL)126，并通过一源极线而终止于另一端(图式中被其他元件所遮蔽而未绘示出)。此叠层的导电条102、103、104及105并未到达此叠层的链接元件112A、113A、114A及115A。一存储器层是于在此多个叠层的导电条中的导电条112-115及102-105的表面与一导电材料的多个结构(例如多条字线125-1至125-N)之间的交点处，而被配置在多个界面区域中。特别是，存储器层是形成于此多个叠层中的导电条的侧表面上。存储器元件是于在多个叠层的侧表面及多条字线之间的交点处，而被配置在多个界面区域中。接地选择线(GSL)126及127是与类似于字线的多个叠层共形。每个叠层的导电条是通过链接元件而终止于一端，并通过一源极线而
终止于另一端。举例而言，此叠层的导电条112、113、114及115是通过链接元件112A、113A、114A及115A而终止于一端，并通过一源极线128而在另一端上终止。于此图的近端，每隔一个叠层的导电条是通过链接元件102B、103B、104B及105B而终止，而每隔一个叠层的导电条是通过一分离源极线而终止。于此图的远程，每隔一个叠层的导电条是通过链接元件112A、113A、114A及115A而终止，而每隔一个叠层的导电条是通过一分离源极线而终止。位线及串行选择栅极结构是形成于金属层ML1、ML2及ML3。位线被耦接至一平面译码器(未绘示)。串行选择栅极结构被耦接至一串行选择线译码器(未绘示)。接地选择线(GSL)126及127可在定义字线125-1至125-N的相同的步骤期间被图案化。接地选择装置是形成于在多个叠层的表面与接地选择线(GSL)126及127之间的交点处。SSL栅极结构119及109可在定义字线125-1至125-N的相同的步骤期间被图案化。串行选择装置是形成于在多个叠层的表面与SSL栅极结构119及109之间的交点处。这些装置被耦接至译码电路，用于选择在此阵列中的特定叠层之内的串行。在图1的存储器装置中，隔开相邻的叠层的导电条的沟槽具有相同的宽度。使在相邻的叠层的导电条之间的距离变窄而可增加存储器密度。然而，使在相邻的叠层的导电条之间的距离更进一步变窄，增加了两个叠层的存储器材料以与栅极材料的质量形成的困难度。吾人将期望通过使在相邻的叠层的导电条之间的沟槽变窄，来增加存储器装置的存储器密度，而不需要折衷存储器材料与形成于沟槽内侧的栅极材料的质量。
技术实现思路
本专利技术的一个实施样态为一种存储器结构的制造方法，包括：于一基板上方形成与多个绝缘层交替的一半导体材料的多层；刻蚀这些半导体材料的多层，以定义多个第一沟槽以及多个第二沟槽，多个第一沟槽及多个第二沟槽定义半导体材料的条的多个叠层，多个第一沟槽与多个第二沟槽是交插，多个第一沟槽比多个第二沟槽宽；以及在多个第一沟槽中而非在多个第二沟槽中，形成非易失性存储器材料，
非易失性存储器材料将数据储存为非易失性存储器阵列中的多个非易失性存储器单元的一部分。本专利技术的一个实施例更包括：以绝缘材料填补多个第二沟槽，绝缘材料电性隔开多个叠层的相邻叠层。本专利技术的一个实施例更包括：在多个第一沟槽中形成导电栅极材料的多个垂直行，此导电栅极材料的多个垂直行为多个第一沟槽的沟槽相对侧的一第一侧与一第二侧上的多个叠层的栅极。在本专利技术的一个实施例中，形成多个垂直行的步骤包括：在多个第一沟槽中形成非易失性存储器材料之后，以导电栅极材料填补多个第一沟槽；以及从多个第一沟槽移除导电栅极材料的多余部分以形成多个垂直行。本专利技术的一个实施例更包括：使多条字线正交地形成在多个叠层的条上面，多条字线与多个垂直行电性耦接。在本专利技术的一个实施例中，多个第一沟槽具有一第一间距，多个第二沟槽具有第一间距，以及包括多个第一沟槽及多个第二沟槽的结合本文档来自技高网...

【技术保护点】
一种存储器结构的制造方法，包括：于一基板上方形成与多个绝缘层交替的一半导体材料的多层；刻蚀这些半导体材料的多层，以定义多个第一沟槽以及多个第二沟槽，这些第一沟槽及这些第二沟槽定义该半导体材料的条的多个叠层，这些第一沟槽与这些第二沟槽是交插，这些第一沟槽比这些第二沟槽宽；以及在这些第一沟槽中而非在这些第二沟槽中，形成一非易失性存储器材料，该非易失性存储器材料将数据储存作为该非易失性存储器阵列中的多个非易失性存储器单元的一部分。

【技术特征摘要】
2014.12.23 US 14/581,0641.一种存储器结构的制造方法，包括：于一基板上方形成与多个绝缘层交替的一半导体材料的多层；刻蚀这些半导体材料的多层，以定义多个第一沟槽以及多个第二沟槽，这些第一沟槽及这些第二沟槽定义该半导体材料的条的多个叠层，这些第一沟槽与这些第二沟槽是交插，这些第一沟槽比这些第二沟槽宽；以及在这些第一沟槽中而非在这些第二沟槽中，形成一非易失性存储器材料，该非易失性存储器材料将数据储存作为该非易失性存储器阵列中的多个非易失性存储器单元的一部分。2.根据权利要求1所述的方法，更包括：以一绝缘材料填补这些第二沟槽，该绝缘材料是电性隔开这些第二沟槽的沟槽相对侧的一第一侧与一第二侧上的该半导体材料的条的这些叠层。3.根据权利要求1所述的方法，更包括：在这些第一沟槽中形成一导电栅极材料的多个垂直行，这些垂直行为这些第一沟槽的沟槽相对侧的一第一侧与一第二侧上的该半导体材料的条的这些叠层的栅极。4.根据权利要求3所述的方法，其中形成这些垂直行的步骤包括：在这些第一沟槽中形成该非易失性存储器材料之后，以该导电栅极材料填补这些第一沟槽；以及从这些第一沟槽移除该导电栅极材料的多余部分，以形成这些垂直行。5.根据权利要求3所述的方法，更包括：使多条字线正交地形成在该半导体材料的条的这些叠层上面，这些字线与这些垂直行电性耦接。6.根据权利要求1所述的方法，其中各该第一沟槽具有一第一间距，各该第二沟槽具有一第二间距，而包括这些第一沟槽及这些第二沟槽的结合的多个沟槽是各具有等于该第一间距的一半的该第二间距。7.一种存储器装置，包括：一垂直栅极非易失性NAND阵列，包括：多个垂直叠层的NAND串的多个非易失性存储器单元，具有多个垂直叠层的半导体条，这些垂直叠层的半导体条各具有包括一第一侧及一第二侧的一相对侧；多条字线，正交地配置在这些垂直叠层的NAND串上面；以及一导电栅极材料的多个垂直行，电性耦接至这些字线；其中，各该垂直行为这些垂直叠层的半导体条的该相对侧的该第一侧及该第二侧中的其中一侧的栅极，且其中各该垂直行为这些垂直叠层的NAND串中相邻的垂直叠层的半导体条的栅极。8.根据权利要求7所述的存储器装置，其中多个第一距离及多个第二距离隔开这些垂直叠层的NAND串中的这些垂直叠层的半导体条，这些第一距离与这些第二距离是交插，这些第一距离比这些第二距离宽。9.根据权利要求8所述的存储器装置，其中这些第一距离而非这些第二距离是被一非易失性存储器材料所占据，该非易失性存储器材料将数据储存作...

【专利技术属性】
技术研发人员：李冠儒，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71