存储元件及其制造方法技术

本发明专利技术提供一种存储元件及其制造方法。本发明专利技术的存储元件的制造方法包括在衬底的第一区上形成第一栅介电层。在衬底的第二区与第三区上形成第二栅介电层。在衬底上依序形成第一导体层、缓冲层以及第一介电层。移除第二区的部分第一介电层、部分缓冲层、部分第一导体层以及部分第二栅介电层。在第二区的衬底上依序形成第三栅介电层与第二导体层。移除缓冲层。在衬底上依序形成第三导体层与第二介电层。在衬底中形成多个隔离结构，隔离结构穿过第二介电层延伸至衬底中。本发明专利技术的存储元件及其制造方法可简化制造工艺、降低生产成本。

【技术实现步骤摘要】

本专利技术是有关于一种，且特别是有关于一种非易失性。
技术介绍
内存可以分为易失性内存(Volatile Memory)与非易失性内存(Non-VolatileMemory)两类。易失性内存在电源供应中断后，其内存所储存的数据便会消失；而非易失性内存即使电源供应中断，其内存所储存的数据并不会消失，重新供电后，就能够读取内存中的数据。因此，非易失性内存可广泛地应用在电子产品，尤其是可携带性产品。然而，半导体元件为了达到降低成本及简化制造工艺步骤的需求，将单元区(CellReg1n)与周边区(Periphery Reg1n)的元件整合在同一芯片上已逐渐成为一种趋势。三重栅氧化层(Triple Gate Oxide)制造工艺则是其中一种能将上述二者整合在同一芯片上的方法。目前，三重氧化层可利用氮植入(Nitrogen Implantat1n)的方法来形成，以通过氮来延缓氧化硅的生成，进而控制氧化硅的生成速率，以形成不同厚度的氧化层。虽然，通过氮植入可以有效抑制以炉管氧化法的氧化硅的成长，但是以炉管氧化法的成长速率过慢。若改以湿式氧化制造工艺来成长氧化娃，氮植入并无法有效地抑制氧化娃的成长速率。
技术实现思路
本专利技术提供一种，可简化制造工艺并且降低生产成本。本专利技术提供一种存储元件的制造方法，包括提供衬底，此衬底具有第一区、第二区以及第三区。接着，在第一区的衬底上形成第一栅介电层。在第二区与第三区的衬底上形成第二栅介电层。在衬底上依序形成第一导体层与第一介电层。在第一区与第三区之间形成穿过第一介电层且延伸至衬底中的第一隔离结构。在衬底上形成缓冲层。然后，依序移除第三区的缓冲层、第一介电层、第一导体层以及第二栅介电层，以暴露衬底的表面。在第三区的衬底上形成第三栅介电层。在衬底上依序形成第二导体层以及第二介电层。在第三区的第二介电层、第二导体层、第三栅介电层以及衬底中形成多个沟渠。在第三区的衬底上形成多个第二隔离结构，且上述第二隔离结构填满上述沟渠。之后，移除第一区与第二区的缓冲层。本专利技术提供一种存储元件，包括衬底、第一栅极结构、第二栅极结构、第三导体层、第三栅介电层、第一隔离结构、多个第二隔离结构以及第三隔离结构。衬底具有第一区、第二区以及第三区。第一栅极结构位于第一区的衬底上，其中第一栅极结构包括:第一栅介电层位于第一区的衬底上；以及第一导体层位于第一栅介电层上。第二栅极结构位于第二区的衬底上，其中第二栅极结构包括:第二栅介电层位于第二区的衬底上；以及第二导体层位于第二栅介电层上。第三导体层位于第三区的衬底上。第三栅介电层位于第三区的衬底与第三导体层之间，其中第三导体层的厚度大于第一导体层的厚度，且第三导体层的厚度大于第二导体层的厚度。第一隔离结构位于第三区与第一区之间的衬底中。多个第二隔离结构位于第三区的衬底中。第三隔离结构覆盖部分第一隔离结构，且第三隔离结构的底部为阶梯状。本专利技术另提供一种存储元件的制造方法，包括提供衬底，此衬底具有第一区、第二区以及第三区。接着，在第一区的衬底上形成第一栅介电层。在第二区与第三区的衬底上形成第二栅介电层。在衬底上依序形成第一导体层、缓冲层以及第一介电层。然后，移除第二区的部分第一介电层、部分缓冲层、部分第一导体层以及部分第二栅介电层，以暴露衬底的表面。在第二区的衬底上依序形成第三栅介电层与第二导体层。之后，移除缓冲层。在衬底上依序形成第三导体层与第二介电层。在衬底中形成多个隔离结构，其中多个隔离结构穿过第二介电层延伸至衬底中。综上所述，本专利技术提供一种，其利用三重栅氧化层制造工艺将单元区与周边区的元件整合在同一芯片上。上述三重栅氧化层制造工艺可相容于现有的高质量的湿式氧化制造工艺，以增加高质量氧化硅的生成速率，加快整体存储元件的制造工艺速率，以达到降低生产成本并简化制造工艺的功效。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。【附图说明】图1A至图1R为本专利技术的第一实施例的存储元件的制造流程剖面示意图；图2A至图2L为本专利技术的第二实施例的存储元件的制造流程剖面示意图；图3A至图3L为本专利技术的第三实施例的存储元件的制造流程剖面示意图；图4为本专利技术的第二实施例的存储元件的制造流程图；图5为本专利技术的第三实施例的存储元件的制造流程图。附图标记说明:10:第一隔离结构；12、16、126、126c、470、480:掩模层；14、14a、14b、19:沟渠;18:开口；20:第二隔离结构；30:第三隔离结构；40,50,490:隔离结构；100、400:衬底；110、510:高压栅介电层；112,560:低压栅介电层；114、122、132、134:导体层;116、550:第一介电层；118、540:缓冲层；120、520:穿隧介电层；124、590:第二介电层；126a、136:硬掩模层；126b:底抗反射层；130:栅间介电层；140、142:栅极结构；144:控制栅；200,500:单元区、第三区；300,600:周边区；310,610:高压元件区、第一区；320,620:低压元件区、第二区；410:深阱区；420:第一阱区；430:第一高压阱区；440、442:第二高压阱区；444:第二高压阱区；450:第一低压讲区；460:第二低压阱区；485、485a、485b:阶梯状开口；530:第一导体层；570:第二导体层；580:第三导体层；D1、D2、D3:距离；R1、R3:凹陷;R2、R4:凹槽；S1:第一表面；S2:第二表面；S201 ?S207、S301 ?S307:步骤。【具体实施方式】图1A至图1R为本专利技术的第一实施例的存储元件的制造流程剖面示意图。请参照图1A，提供衬底100，衬底100的材料例如是选自于由S1、Ge、SiGe, GaP,GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。衬底100也可以是覆硅绝缘(SOI)衬底。上述衬底100包括单元区200 (可视为第三区)与周边区300。周边区300包括高压元件区310 (可视为第一区)与低压元件区320 (可视为第二区)。接着，在高压元件区310的衬底100上形成高压栅介电层110 (可视为第一栅介电层)。在低压元件区320的衬底100上形成低压栅介电层112 (可视为第二栅介电层)。在单元区200的衬底100上形成低压栅介电层112。高压栅介电层110与低压栅介电层112的材料例如是氧化硅层、氮氧化硅层或氮化硅层。高压栅介电层110的形成方法可以利用局部区域热氧化法(LOCOS)。低压栅介电层112的形成方法可以利用化学气相沉积法、原位蒸汽生成法(ISSG)、低压自由基氧化法(LPRO)或炉管氧化法等来形成。在一实施例中，高压栅介电层110的厚度为30nm至70nm。在一实施例中，低压栅介电层112的厚度为2nm至 9nm。接着，在高压元件区310的高压栅介电层110上、在低压元件区320的低压栅介电层112上以及单元区200的低压栅介电层112上依序形成导体层114与第一介电层116。导体层114的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法。在一实施例中，导体层114的厚度为20nm至50nm当前本文档来自技高网...

【技术保护点】
一种存储元件的制造方法，其特征在于，包括：提供衬底，所述衬底具有第一区、第二区以及第三区；在所述第一区的所述衬底上形成第一栅介电层；在所述第二区与所述第三区的所述衬底上形成第二栅介电层；在所述衬底上依序形成第一导体层与第一介电层；在所述第一区与所述第三区之间形成穿过所述第一介电层且延伸至所述衬底中的第一隔离结构；在所述衬底上形成缓冲层；依序移除所述第三区的所述缓冲层、所述第一介电层、所述第一导体层以及所述第二栅介电层，以暴露所述衬底的表面；在所述第三区的所述衬底上形成第三栅介电层；在所述衬底上依序形成第二导体层以及第二介电层；在所述第三区的所述第二介电层、所述第二导体层、所述第三栅介电层以及所述衬底中形成多个沟渠；在所述第三区的所述衬底上形成多个第二隔离结构，且所述第二隔离结构填满所述沟渠；以及移除所述第一区与所述第二区的所述缓冲层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：谢荣源，倪志荣，苏建伟，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71