本发明专利技术描述了包括半导体有机材料的三维集成电路。在一些实施例中，三维集成电路包括一个或多个电子部件，一个或多个电子部件包括由一种或多种半导体有机材料形成的半导体区。三维集成电路的电子部件还可以包括由有机绝缘材料形成的绝缘区和由导电材料形成的导电区。三维集成电路可以由诸如三维印刷的加法制造工艺形成。本发明专利技术还描述了用于生产和测试三维集成电路的装置和方法。
【技术实现步骤摘要】
【国外来华专利技术】
本公开内容总体上设及集成电路和用于生产集成电路的系统和方法。具体而言， 本公开内容设及=维集成电路和用于生产=维集成电路的系统和方法。
技术介绍
=维集成电路（"3D1C")是被赋予高度预期的新兴技术，并且被视为有可能相对 于传统二维集成电路而提供众多优点。例如，3D1C可W允许在与二维电路相同或更小的面 积中生产更大数量的部件（例如，晶体管）。3D1C还可W允许进行异质集成，其中利用不 同工艺或甚至在不同晶片开口通道上制造不同电路层，W实现更高等级的电路定制。在3D 1C中还可能实现部件之间的较短互连，该可能减小功耗。 已经知道几种用于制造3D1C的方法，包括单片制造、晶片上晶片制造、晶片上管 巧制造、W及管巧上管巧制造。3D1C的单片制造通常包含提供电路和/或电子部件的第 一层、在第一层上沉积诸如娃的无机材料、W及通过处理沉积的半导体材料来在第一层和/ 或电子部件上形成电路/部件的第二层。相比之下，晶片上晶片方法通过在两个单独的无 机（例如，娃）半导体晶片上构建电子部件来形成3D1C，所述半导体晶片随后被对准、接合 并被切成小块W形成3D1C。管巧上晶片和管巧上管巧类似于晶片上晶片方法，只是在接 合之前将晶片中的一个或两个切成小块。例如，在管巧上晶片方法中，可W将晶片的其中之 一切成单个管巧，它们可W被分别对准并接合到完整晶片的管巧部位上。在管巧上管巧方 法中，可W将两个晶片都切成单个管巧，然后可W将它们对准并接合。在该些方法的任一种 中，都可W在接合之前或之后对晶片和/或管巧进行减薄。 尽管用于制造3D1C的现有工艺是有用的，但是它们可能呈现各种挑战。例如，在 单片制造期间所生产的沉积的无机材料的质量可能低于晶片形式中提供的半导体材料的 质量，该可能导致性能降低。晶片上晶片、管巧上晶片和管巧上管巧方法可W通过在个体无 机半导体晶片（例如，娃晶片）中形成电子部件来解决该个问题。然而，那些工艺可能需要 成本高昂且耗时很久的对准、接合和（任选的）减薄操作。可W用于利用晶片上晶片、管巧 上晶片和管巧上管巧方法形成3D1C的层的数量可能也受到限制。可能需要在半导体制造 设施中执行该种工艺，W生产可行的3D1C。 因此，用于生产3D1C的已知工艺可能需要长的设计周期、生产昂贵的光刻掩模、 长的等待时间和/或铸造运转的高昂费用。因此在要生产较少的3D1C副本时，该种工艺在 经济上可能是不合需要的，因为在电路开发的设计、原型和测试阶段期间可能是该种情况。【附图说明】 在继续到W下【具体实施方式】时并且在参考附图之后，所要求保护的主题内容的实 施例的特征和优点将变得显而易见，在附图中，相似的附图标记表示相似的部分，并且在附 图中： 图1A和1B描绘了用于制造与本公开内容一致的S维集成电路的示例性S维印刷 装置；[000引图2是制造与本公开内容一致的S维集成电路的示例性方法的流程图。 图3A和3BW模型形式并且在处理之后描绘了与本公开内容一致的薄膜场效应晶 体管的示例性截面模型； 图4A-4E示出了用于形成示例性薄膜场效应晶体管的各种材料的选择性沉积； 图5描绘了与本公开内容一致的包括S个示例性薄膜FET的垂直集成电路的示例 性截面模型； 图6描绘了根据本公开内容的具有横向接触部的薄膜双极结型晶体管的示例性 截面模型； 图7描绘了根据本公开内容的具有垂直接触部的薄膜双极结型晶体管的示例性 截面模型； 图8描绘了与本公开内容一致的包括多个电子部件的示例性S维集成电路拟及 图9是制作与本公开内容一致的电子部件和/或3D1C的另一种示例性方法的流 程图。 尽管将在参考说明性实施例的情况下继续进行W下【具体实施方式】，但是实施例的 很多替代物、修改和变型对本领域技术人员将是显而易见的。【具体实施方式】 尽管在本文中参考针对特定应用的说明性实施例描述了本公开内容，但是应当理 解，该种实施例仅是示例性的并且由所附权利要求限定的本专利技术并不限于此。获得本文提 供的教导的相关领域技术人员将认识到本公开内容的范围内的额外的修改、应用和实施 例、W及本公开内容的实施例会具有实用性的额外领域。[001引出于本公开内容的目的，术语"印刷头"、"印刷"等表示W受控方式在表面上沉积 或创建材料的任何设备或技术。 本文中使用的术语"电子部件"是指用于影响电子或其相关联领域的电子系统中 的任何分立器件和/或物理实体。电子部件包括但不限于有源和无源部件。有源电子部件 的非限制性示例包括二极管、晶体管、集成电路和光电子器件。示例性无源部件包括但不限 于电阻器、电容器、电感器件、换能器和天线。 术语维集成电路"和"3D1C"在本文中可互换地使用，W指代包括多个电子部 件的电路，其中该种部件的至少一部分是水平集成和垂直集成的。"水平集成"在结合电子 部件使用时表示电子部件位于第一平面中，并且电连接到也位于第一平面中的至少一个其 它电子部件。术语"垂直集成"在结合电子部件使用时表示电子部件位于第一平面中，并且 电连接到位于高于或低于第一平面的第二平面中的至少一个其它电子部件。 如
技术介绍
中所述，用于制造3D1C的现有方法依赖于对诸如娃、错、神化嫁、碳化 娃及其组合等的无机半导体材料的一个或多个晶片的处理。尽管可其纯净形式（即， 作为本征半导体）使用该种半导体，但可W向它们添加一种或多种杂质（"渗杂剂"）W改 变其电气特性，如本领域所理解的那样。例如，晶体娃可W渗杂有用作受主的棚、侣、嫁和其 它13族（IUPAC)元素。替代地，晶体娃可W渗杂有用作施主的磯、氮、神、铺和其它15族 (IUPAC)元素。被渗杂或另外被处理为包含过剩受主的半导体按惯例被称为"P型半导体"。 相反，被渗杂或另外被处理为包含过剩电子的半导体按惯例被称为"n型半导体"。 尽管可W利用诸如娃等传统无机半导体来制造极其多样的电子部件和电路，但该 种材料处理起来可能会困难且昂贵。实际上为了用该种材料制作出可操作的电子部件，可 能需要在半导体制造设施中处理该种材料，该可能为3D1C的开发增加显著的时间和费用 成本。另外，由于
技术介绍
中解释的原因，使用传统无机半导体材料形成3D1C在实践中是 困难的。 考虑到前述内容，本公开内容总体上设及S维集成电路（3D1C)化及用于制作3D 1C的系统和方法。例如，所公开的3D1C可W包括可W由如下材料形成的电子部件（例如， 二极管、晶体管、集成电路、光电子器件及其组合等），该种材料可W例如利用=维打印机经 由加法制造工艺来选择性沉积。例如，该种材料可W包括有机绝缘体、有机半导体和有机或 金属导体。可W使用该种材料替代本来用于在传统半导体制造工艺中形成电子部件的各个 部分的绝缘、半导体和/或导电材料。由于将变得显而易见的原因，本文中描述的3D1C、系 统和方法可W为电路设计者提供用于"按需"生产3D1C设计的原型版本的机制，即，无需 半导体设施或没有半导体设施的不便，即使设计包含数百、数千、数万、数十万甚至数百万 电子部件。 可W将任何适当类型的有机绝缘体用于本公开内容的电子部件、系统和方法，只 要它们可W使用加法制造工艺进行选择性沉积。可W使用的该种有机绝缘体的示例包括但 不限于聚丙締、聚苯己締、聚碳酸醋、氣化己締-丙本文档来自技高网...
【技术保护点】
一种用于生产集成电路的方法，包括：利用计算设备的主处理器将所述集成电路的数字模型处理成多个层；以及利用加法制造装置在支撑件上反复形成所述多个层，以便生产所述模型的可操作的物理副本；其中：所述集成电路包括至少一个电子部件，所述至少一个电子部件包括至少一个半导体区；并且利用至少一种半导体有机材料来在所述物理副本中复制所述至少一个半导体区。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：D·E·尼科诺夫，R·L·赞克曼，R·金，J·潘，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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