提供了一系列新型结构和方法，以降低多种电子设备和系统中的功耗。这些结构和方法中的一些可主要通过重复使用现有的体效应CMOS工艺流程和制造技术来实施，以避免半导体产业和更广泛的电子产业高成本且高风险地切换到替代的技术。如上所述，一些结构和方法涉及深度耗尽通道(DDC)设计，以使基于CMOS的设备具有比传统体效应CMOS更小的σVT，并且能够更精确地设定在通道区域中具有掺杂剂的FET的阈值电压VT。该DDC设计也可具有比传统体效应CMOS晶体管更强的体效应，这使得能够显著地动态控制DDC晶体管中的功耗。
【技术实现步骤摘要】
【国外来华专利技术】关联串请本申请要求享有申请日为2009年9月30日的美国临时申请No. 61/247，300的优先权，在此通过弓I用将其公开内容包含在本说明书中。本申请要求享有申请日为2009年11月17日的美国临时申请No. 61/262，122的优先权，在此通过引用将其公开内容包含在本说明书中。本申请要求享有申请日为2010年2月18日的美国临时申请No. 12/708,497的优先权，在此通过引用将其公开内容包含在本说明书中。
技术介绍
电子设备已成为日常生活的重要部分，这是前所未有的。诸如个人计算机和移动电话之类的系统已经从根本上改变我们如何工作、如何游戏及如何交际。过去每年，都会引入诸如数字音乐播放器、电子书阅读器和写字板之类的新设备，并且改善原有的家庭产品。这些新设备展现出了不断增长的创新，其继续改变着我们的生活。 迄今为止，电子系统对世界经济和现代文化不断上升的重要性在很大程度上已经通过半导体产业所遵守的摩尔定律(Moore’s Law)来实现。摩尔定律以戈登 摩尔(GordonMoore)的名字命名，其中戈登·摩尔是英特尔公司的创始人之一，他首先注意到了这种现象，摩尔定律规定集成电路(或芯片)上相同面积内能够被廉价生产的晶体管数目随时间而稳步增加。一些业内专家量化了该定律，例如声明相同面积内的晶体管数目大致每隔两年增长一倍。在不增加其功能或不减少摩尔定律所规定的相关成本和尺寸的情况下，今天所广泛使用的许多电子系统将会是不切实际的或负担不起的。长期以来，半导体产业已经通过使用体效应CMOS (bulk CMOS)技术生产芯片电路来成功地印证了摩尔定律。经证明，体效应CMOS技术尤其是“可扩展的”，这意味着，在优化和重复使用现有制造工艺和设备的同时，可以使体效应CMOS晶体管越来越小型化，以维持可接受的生产成本。从历史观点上来看，当体效应CMOS晶体管的尺寸缩小时，其功耗也会降低，这有助于该产业在符合摩尔定律的同时，低成本地提供增加的晶体管密度。因此，半导体产业能够利用体效应CMOS晶体管的尺寸来调整(scale)其功耗，这降低了晶体管和系统的运行成本。但是，近年来，在缩小体效应CMOS晶体管尺寸的同时降低其功耗已经变得越来越困难。晶体管的功耗直接影响着芯片的功耗，进而影响着系统的运行成本，并且在一些情况下，它还影响着系统的使用。例如，如果在每个晶体管的功耗保持不变或增加的同时使相同芯片面积中的晶体管数目翻倍，则芯片的功耗将会增加一倍以上。这在很大程度上由对冷却所获得的芯片的需要所致，其中冷却所获得的芯片也需要能量。结果，对终端用户而言，将会耗费一倍以上的能量成本来运行芯片。这些增加的功耗也能够例如通过减少移动设备的电池寿命来显著降低消费类电子产品的有效性。它也可能具有其它效果，如增加热量的产生和对散热的需求，这也有可能减低系统的可靠性，并且不利于环境保护。在半导体工程师之间出现了这样一个普遍概念，即体效应CMOS功耗的持续降低是行不通的，这在很大程度上是因为他们认为晶体管的工作电压Vdd不会再随晶体管尺寸的减小而降低。CMOS晶体管或者开启，或者关闭。CMOS晶体管的状态由施加到晶体管栅极的电压相对于晶体管的阈值电压Vt的数值来决定。当晶体管开启时，它消耗动态功率，其可通过下列等式来表示Pdynamic =CVD2Df O其中Vdd是施加到晶体管的工作电压，C是晶体管开启时的负载电容，并且f是晶体管运行时的频率。当晶体管关闭时，它消耗静态功率，其可通过等式Pstati。= IwfVdd来表示，其中Iotp是晶体管关闭时的漏电流。从历史观点上来看，该产业已经主要通过降低工作电压Vdd来降低晶体管的功耗，这便降低了动态功率和静态功率。降低工作电压Vdd的能力在很大程度上取决于精确设定阈值电压Vt的能力，但是当晶体管维度缩小时，其会因各种因素，例如包括随机掺杂剂波动(Random DopantFluctuation, RDF)而变得日益困难。对使用体效应CMOS工艺所生成的晶体管而言，设定阈值电压Vt的主要参数是通道中掺杂剂的数量。影响Vt的其它因素为光环植入(haloimplantation)、源极和漏极延伸和其它因素。理论上，这能够被精确地进行，使得相同芯片上的相同晶体管具有相同的Vt，但是实际上，阈值电压可能会发生显著的变化。这意味着，这些晶体管将不会响应于相同的栅极电压而同时全部开启，并且一些晶体管可能永远不会开启。对具有IOOnm或更小通道长度的晶体管而言，RDF是Vt发生变化的主要决定因素，通常被称作西格玛Vt或oVT，并且由RDF所引起的oVT大小只随通道长度的减小而增大。如图I所示，其中图I以英特尔公司所提供的信息，估计试验数据和Kiyoo Itoh, HitachiLtd.在2009年的IEEE国际固态电路会议上的主题演讲为基础，半导体工程师之间的传统观点已将纳米级体效应CMOS中不断增大的σ Vt设定为I. 0V，作为工作电压Vdd不断上升的实际下限。Vdd被示为向下倾斜的函数，其产业目的是减小到目标(TARGET)区域。但是，σ Vt的曲线随设备特征尺寸的减小而增大,其中RDF实际上会使Vniin增大。动态功率和静态功率的功率函数为=Power = CVD2Df+IVDD。因此，总功率增加。由于这些及其它原因，半导体产业中的工程师普遍认为，事实上，尽管存在许多公知技术可降低短通道设备中的σ Vt，但是在未来的流程节点中必须放弃体效应CMOS。例如，·降低体效应CMOS中的σ Vt的一个传统方法包含激励(acting)，以提供非均匀性掺杂分布，其中当该非均匀性掺杂分布垂直向下(远离栅极朝向基底)延伸时，其会使通道中的掺杂剂浓度增加。尽管这种类型的逆行掺杂分布降低了对掺杂变化的敏感度，但是它却增加了对短通道效应的敏感度，其中短通道效应不利于设备的运行。由于短通道效应，这些掺杂参数对纳米级设备而言通常是不可扩展的，这使得这种方法通常不适用于纳米级、短通道晶体管。由于该技术趋向于形成在45nm或者甚至22nm流程节点处的短通道设备，所以认为逆行方法在这些设备中的好处受到了限制。着眼于克服这些技术障碍的半导体工程师也曾试图使用超陡逆行阱(SuperSteep Retrograde Well, SSRff)来解决与缩小纳米级区域相关联的性能问题。与用于纳米级设备的逆行掺杂一样，SSRff技术使用了专门的掺杂分布来在轻度掺杂通道下方形成重度掺杂层。SSRW分布与逆行掺杂的不同之处在于其具有急剧增加的掺杂剂水平，以尽可能低地降低通道掺杂水平。这样陡的掺杂剂分布能够导致短通道效应的降低，通道区域中迁移率的增加和寄生电容的减少。但是，当这些设备用于高容量、纳米级集成电路时，便很难实现这些结构。特别对于诸如NMOS晶体管之类的ρ阱设备而言，这种难度在很大程度上由逆行阱和SSRW掺杂剂种类向外扩散到通道中所致。同样，SSRW的使用不会消除随机掺杂剂密度波动的问题，其会使σ Vt增加到不可接受的水平。除了解决现有体效应CMOS实施方案的缺点的这些及其它尝试外，该产业着重集中于在通道中没有掺杂剂的CMOS晶体管结构。这些晶体管结构例如包括完全耗尽绝缘体上硅(SOI)以及各种FINFET或欧米茄栅极设备。本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：斯科特·E·汤普森，达莫代尔·R·图马拉帕利，
申请(专利权)人：苏沃塔公司，
类型：
国别省市：
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