电子器件和系统，以及用于该电子器件和系统的制造和使用方法技术方案

提供了一系列新的结构和方法以减少宽阵列的电子器件和系统的功耗。这些结构和方法中的一些可以大部分通过重新使用块CMOS工艺流程和制造技术来实施，允许半导体工业以及更广泛的电子工业避免昂贵地且有风险地切换到替换技术。如将要讨论的，这些结构和方法中的一些涉及深度耗尽沟道设计(DDC)设计，允许CMOS基器件相比于传统的块CMOS具有减小的σVT，并且能够允许在沟道区域中具有掺杂剂的FET的阈值电压VT被更精确地设定。DDC设计与传统的块CMOS晶体管相比还具有强体效应，其允许对DDC晶体管中的功耗进行重要的动态控制。存在很多方式来配置DDC以实现不同的益处，并且本文所呈现的附加结构和方法可单独地或者与DDC相结合地使用，以产生附加的益处。

【技术实现步骤摘要】
【国外来华专利技术】电子器件和系统，以及用于该电子器件和系统的制造和使用方法
技术介绍
电子设备已经空前地成为日常生活不可切割的一部分。诸如个人计算机和移动电话等系统已经从根本上改造了我们如何工作、如何玩以及如何通信。过去的每一年都带来了诸如数宁音乐播放器、电子书阅读器和平板电脑等的新设备，以及对现有产品系列的改进。这些新设备显示了持续改变我们怎样进行我们的生活的日益增加的创新。到今天为止，电子系统对世界经济和现代文化的日益增加的重要性，很大程度上是通过半导体工业对摩尔定律的竖持来实现的。以首先发现该现象的英特尔的创始人戈登摩尔(Gordon Moore)命名的摩尔定律提供了，可以在集成电路(或芯片)上的相同面积内廉价制造的晶体管的数目随着时间的推移而稳定的增加。一些行业专家量化了该定律，并指出例如在相同面积内的晶体管的数目近似每隔两年大致翻倍。没有摩尔定律所提供的功 能的增加以及成本和尺寸上的相关减少，当今广泛使用的很多电子系统将不会付诸实践或可负担得起。有一段时间，半导体工业通过使用块CMOS技术(bulk CMOStechnology)制造芯片中的电路而成功地竖持了摩尔定律。已经证明了块CMOS技术尤其地“可缩小” (“scalable”)，意思是在优化和重复利用现有的制造工艺和设备以维持可接受的生产成本的同时，可以将块CMOS晶体管制造得越来越小。历史上，随着块CMOS晶体管的尺寸的减小，功耗也减小，这有助于工业在保持摩尔定律的同时以降低的成本提供增大的晶体管密度。因此，半导体工业已经能够利用块CMOS晶体管的尺寸来度量其功耗，从而降低使晶体管以及晶体管所存在的系统工作的成本。然而，近年来，降低块CMOS晶体管的功耗同时减小其尺寸变得越来越难。晶体管功耗直接影响芯片功耗，芯片功耗接着影响使系统工作的成本，并且在某些情况下影响系统的效用。例如，如果在相同芯片面积上的晶体管数目翻倍而每个晶体管的功耗保持不变或增加，那么芯片的功耗将多余两倍。这部分是因为需要冷却所得到的芯片，因而需要更多的能量。结果，这会使归于操作该芯片的末端用户的能量成本翻更多倍。这种增大的功耗还会例如通过降低移动设备的电池寿命而显著地降低消费者的电子产品的使用性。还具有诸如增加热的产生和对散热的需求，潜在地减小系统的可靠性以及负面地影响环境等其他效果。在半导体工程师当中已经有广泛的认识持续地降低块CMOS的功耗是不可行的，部分是因为晶体管的操作电压Vdd不能再随着晶体管尺寸的减小而降低。CMOS晶体管导通或者关断。CMOS晶体管的状态由施加到晶体管的栅极的电压相对于晶体管的阈值电压Vt的值来确定。当晶体管导通时，其消耗动态功率，该动态功率可以由以下方程来表示P 动态=CVDD2f其中，Vdd是供应到晶体管的操作电压，C是当晶体管打开时晶体管的负载电容，并且f是晶体管工作时的频率。在晶体管关断的同时，其消耗静态电力，该静态电力由公式P *= IotpVdd来表示，其中，是当晶体管关断时的泄漏电流。从历史上看，该工业已经主要通过降低操作电压Vdd(其降低动态和静态功率两者)来降低晶体管的功耗。降低操作电压Vdd的能力部分取决于能够精确地设定阈值电压Vt，但精确地设定阈值电压Vt由于各种因素(包括例如随机掺杂波动(RDF))、随着晶体管尺寸的减小变得越来越难。对于使用块CMOS工艺制造的晶体管，设定阈值电压Vt的主要参数是沟道中的掺杂剂的量。影响Vt的其他因素是环状注入(halo implantation)、源极和漏极延伸以及其他因素。理论上，这能精确地完成，使得在相同芯片上的相同晶体管具有相同的Vt，但实际上阈值电压能显著地变化。这意味着这些晶体管响应于相同的栅极电压将不会同时导通，并且有些可能不会导通。对于具有小于等于IOOnm的沟道长度的晶体管，RDF是Vt变化(通常称为西格玛Vt或者oVT)的主要决定因素，并且由RDF引起的QVt的量仅随着沟道长度的减小而增加。如图I (其基于由英特尔公司提供的信息)所示，估计的实验数据，连同在2009年IEEE国际固态电路会议上由Kiyoo Itoh7Hitachi Ltd进行的基调展示，半导体工程师的传统智慧已经发现纳米级块CMOS中增大的σ Vt设定I. OV作为用于正向的操作电压Vdd的实际下限。Vdd图示为随着工业目标而降低到目标(TARGET)区域的下降斜坡函数(downward-sloping function)。然而,用于σ Vt的曲线随着减小的器件特征尺寸而增大，其中，RDF实际地造成Vmin增大。动态和静态功率的功函数是功率=CVDD2f+IVDD。因而，整 个功率增大。由于这些和其他的原因，尽管存在很多已知的用于减小短沟道器件中的σ Vt的技术半导体工业的工程师广泛地相信在将来的工艺节点中必须放弃块CMOS。例如，一个减小块CMOS中σ Vt的传统方法涉及提供随着沟道垂直向下延伸(朝向衬底远离栅极)而增大沟道中的掺杂剂浓度的非均匀掺杂分布。尽管该类型的后退掺杂分布不降低对掺杂变化的灵敏度，但是其增大对短沟道效应的灵敏度，从而不利地影响器件的操作。由于短沟道效应，这些掺杂参数一般不针对纳米级器件缩小，使得该方式一般不适合用于纳米级短沟道晶体管。利用朝着在45nm或者甚至22nm工艺节点处形成的短沟道器件移动的技术，后退方法在这些器件中的益处被认为是有限的。工作以克服这些技术障碍的半导体工程师也已经试图使用超陡后退阱(SSRW)以解决与按比较缩小到纳米区域相关的性能问题。与用于纳米级器件的后退掺杂一样，SSRff技术使用特殊的掺杂分布，在轻掺杂沟道下方形成重掺杂层。SSRW分布与后退掺杂的不同在于掺杂剂水平具有很陡的增大以将沟道掺杂降低到尽可能低的水平。这种陡的掺杂分布能造成短沟道效应的降低，沟道区域中的迁移率的增大以及更小的寄生电容。然而，当制造这些用于高容积、纳米级集成电路应用的器件时，很难实现这些结构。该困难部分是由于后退阱和SSRW掺杂剂物种进入到沟道区域中的扩散，尤其是对于诸如NMOS晶体管的P阱器件。此外，使用SSRW不会消除随机掺杂剂密度波动(其能将σ Vt增大到不可接受的水平)的问题。除了这些和其他克服现有块CMOS实施的缺点的尝试，该工业已经变得重点聚焦于在沟道中没有掺杂剂的CMOS晶体管结构。这种晶体管结构例如包括全耗尽绝缘体上硅(SOI)和各种FINFET，或者欧米伽栅极器件。SOI器件通常具有限定在薄顶部硅层上的晶体管，该薄顶部硅层通过玻璃或者二氧化硅的薄绝缘层(公知为埋置氧化物(BOX)层)而与硅衬底分开。FINFET器件使用多个栅极以控制硅沟道中的电场。这能通过在硅沟道中具有低掺杂剂而具有减小的σ VT。这使得注入在沟道中的掺杂剂原子的数量或者位置的原子水平变化不重要。然而，这些类型的器件需要比在块CMOS中使用的更复杂和昂贵的晶片和相关的处理。工艺给定与过渡到新的技术相关的大致成本和风险，半导体和电子系统的制造商已经长久地寻求一种延长块CMOS的使用的方法。这些努力至今证明是不成功的。持续地降低块CMOS中的功耗已经在半导体工业中越来越被认为是不可逾越的问题。附图说明图I示出了用于器件缩小的功率限制和σ Vt限制的趋势的示例。图2A示出了根据一个实施例具本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：斯科特·E·汤普森，达莫代尔·R·图马拉帕利，
申请(专利权)人：苏沃塔公司，
类型：
国别省市：