具有阈值电压设置凹槽的晶体管及其制造方法技术

结构和制造其的方法涉及深耗尽沟道（DDC）设计，允许基于CMOS的器件具有比传统体CMOS减小的σVT，并可以允许精确得多地设置沟道区中具有掺杂剂的FET的阈值电压VT。表示独特的凹槽的创新掺杂剂剖面实现了在精确范围内的VT设定的调整。通过适当选择金属可以扩展这个VT设置范围，以便在管芯上适应极宽范围的VT设置。DDC设计相比于传统体CMOS晶体管还可以具有强体效应，这可以允许DDC晶体管中有意义的功耗的动态控制。结果是能够独立控制VT（以低σVT）和VDD，以使得可以独立于给定器件的VT来调节体偏置。

【技术实现步骤摘要】
【国外来华专利技术】
本申请总体上涉及半导体器件和与其相关的制造工艺，更具体地，涉及一种具有阈值电压设置凹槽(notch)的晶体管及其制造方法。
技术介绍
一段时间以来，半导体产业使用体CMOS晶片技术来制造集成电路。将晶片切割成通常称为管芯或芯片的单个部分，其中将每一个芯片封装到电子器件中。已经证明体CMOS技术是尤其“可扩缩的”，这意味着:在优化和重复利用现有制造工艺和设备的同时，可以使得体CMOS晶体管越来越小，以便维持可接受的生产成本。在历史上，随着体CMOS晶体管的尺寸减小，其功耗也减小，这有助于业界提供增大的晶体管密度和更低的操作功率。因此，半导体行业已经能够借助体CMOS晶体管的尺寸来调整其功耗的大小，减小运行晶体管及其所在的系统的成本。然而近年来，在减小体CMOS晶体管尺寸的同时减小其功耗已经变得越来越困难。晶体管功耗直接影响芯片功耗，其又影响运行系统的成本，且在一些情况下，影响系统的应用。例如，如果在相同芯片面积中的晶体管的数量加倍，同时每个晶体管的功耗保持相同或增大，芯片的功耗就将大于两倍。这部分是由于冷却所得到的芯片的需要，其同样需要更多的能量。结果，这会使得对运行芯片的终端用户收取的能耗费用增加一倍以上。这种增加的功耗还会相当大地减小消费电子设备的有用性，例如由于减小了移动设备的电池寿命。它还具有其它效果，例如，增大产热和对散热的需要，有可能减小系统的可靠性，以及对环境的不利影响。在半导体工程师中已经普遍地觉察到不断地减小体CMOS的功耗是不切实际的，部分是由于认为晶体管的运行电压Vdd不再能够随着晶体管尺寸减小而减小。CMOS晶体管或者导通或者截止。CMOS晶体管的状态由施加到晶体管的栅极的相对于晶体管的阈值电压Vt的电压值来确定。在晶体管导通时，其消耗动态功率，这可以由以下等式来表示:P 动态=CVDD2f其中，Vdd是提供给晶体管的运行电压，C是在晶体管导通时其负载电容，f时晶体管运行的频率。在晶体管截止时，其消耗静态功率，这可以由以下等式来表示:P HS-1off Vdd其中，Itw是晶体管截止时的泄漏电流。在历史上，业界已经主要通过减小运行电压Vdd而减小了晶体管功耗，这同时减小了动态和静态功率二者。减小运行电压Vdd的能力部分取决于能够精确地设置阈值电压Vt，但这随着晶体管尺寸减小而变得越来越困难。对于使用体CMOS工艺制造的晶体管，设置阈值电压Vt的主要参数之一是沟道中掺杂剂的量。影响Vt的其它因素是晕圈(halo)注入、源漏低掺杂扩散和沟道厚度。理论上，可以精确地完成匹配晶体管VT，以使得相同芯片上的相同晶体管具有相同的Vt，但实际上掺杂剂浓度和设置中的工艺和统计学变化意味着阈值电压可以相当大地变化。这种不匹配的晶体管将不会响应于相同的栅极电压而同时全部导通，在极端情况下，一些晶体管会从不导通。更令人关心的是，不匹配的晶体管导致增大的泄漏损耗，这即使在晶体管没有有效开启的情况下也浪费功率。对于具有IOOnm或更短的沟道长度的晶体管，在额定掺杂剂浓度水平，在沟道中可以设置少至30到50个掺杂剂原子。这与位于具有大于约100纳米沟道长度的前一代晶体管的沟道中的成千上万个原子形成对照。对于纳米级晶体管，如此少的掺杂剂原子的数量和设置中的内在统计学变化导致称为随机掺杂剂波动(RDF)的可检测的变化。连同工艺和材料变化一起，对于具有掺杂沟道的纳米级体CMOS晶体管，RDF是Vt中变化(通常称为σ Vt)的主要决定因素，由RDF引起的σ Vt的量仅随着沟道长度减小而增大。业界在寻找用于具有极大减小的σ Vt的创新晶体管的工艺和设计。然而，诸如未掺杂沟道FINFET之类的许多提出的解决方案将需要晶体管工艺制造和布局中的相当大的变化。这减缓了采用，因为业界宁愿避免重新设计，这要求传统的且广泛使用的集成电路制造工艺和晶体管布局中相当大的变化。对于片上系统(SoC)或其它高度集成的器件而言尤其是这样，所述片上系统(SoC)或其它高度集成的器件包括各种电路类型，诸如模拟输入输出电路(I/O)、数字电路及其它类型的电路。此外，考虑到在如此高度集成的系统上的不同类型的电路，如果可以改进一类或多类电路，并且任何必要的传统(legacy)电路保持相同，则仍要一起生产整体SoC，以避免制造工艺中额外的步骤。例如，如果可以实现对数字电路的改进，而所述改进不适用于模拟电路，就会希望一起同时制造电路，而不增加更多的处理步骤。可以重新设计整个集成电路，以适应在减小的电压源下的操作。本文提及的术语“重新设计”可以包括在电路制造前对晶体管栅极尺寸的适当调整。然而，在进行重新设计尝试时遇到了困难。额外的工艺和掩蔽步骤可能是复杂的、昂贵的且在技术上是困难的。考虑到与过渡到新技术相关的实际成本与风险，半导体和电子系统的制造商长久以来在寻找扩展体CMOS的使用的方式。至少部分由于在Vdd实质上减小到低于I伏时不能易于控制晶体管组中的σ Vt变化，就半导体产业看来，不断减小体CMOS中的功耗已经日益成为不可克服的问题。
技术实现思路
获得即使在低功率晶体管代替标准晶体管时也允许管芯上模拟I/O晶体管保持不变的低功率数字晶体管工艺和结构具有相当大的优点。因此，希望获得改变了一些但其他是未变化的传统电路的电路混合体，但制造它们的工艺没有实质的改变。为了减小成本并增大产量，最好是在生产总体集成电路中不实质增加制造步骤的数量。因此，本领域中需要用于互补金属氧化物半导体(CMOS)晶体管和集成电路的改进的结构和方法，以及适合于在单一集成电路管芯上制造传统和创新的数字和模拟晶体管二者的晶体管制造工艺。会发现，本文所述的多个实施例提供了这种结构和工艺，用以以极佳的方式克服现有技术中的缺点。提供了一套创新和多样化的结构和方法来减小一大批电子器件和系统中的功耗。这些创新和多样化的结构可以与包括传统器件的其他器件一起实现在公共硅衬底上。这些结构和方法中的一些很大程度上可以通过重新使用现有体CMOS工艺流程和制造技术来实现，这允许半导体行业以及更广泛的电子行业免于代价高且有风险地转换到替换技术。一些结构和方法涉及深耗尽沟道(DDC)设计，允许基于CMOS的器件具有比常规体CMOS减小的σ Vt，并可以允许精确得多地设置沟道区中具有掺杂剂的FET的阈值电压VT。存在许多方式来配置DDC以获得不同的益处，本文提出的额外的结构和方法可以单独或结合DDC —起使用，以产生额外的益处。本公开内容介绍了相对于常规半导体制造工艺的多个技术优点。一个技术优点是提供表示独特的凹槽的掺杂剂剖面(profile)，以便实现对在精确范围内的Vt设定的调整。另一个技术优点是通过适当选择金属可以扩展Vt设置范围，以便在管芯上适用极宽范围的Vt设置。再另一个技术优点包括使用体偏置以提供对DDC晶体管中的功耗的显著动态控制。结果是能够独立控制Vt (以低σ Vt)和VDD，以使得可以独立于给定器件的Vt来调节体偏置。本专利技术的某些实施例可以具有一些、全部这些优点，或者不具有这些优点。依据以下的附图、说明和权利要求，其他技术优点对于本领域技术人员而言也可以是显而易见的。附图说明为了更完整地理解本公开内容，结合附图参考以下的说明，在附图中，相似的参考标记代表相似的部分，其中:图1示出本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.22 US 61/357,492;2010.12.17 US 12/971,9551.一种用于制造包含多个器件类型的集成电路管芯的方法。包括: 形成多个掺杂阱； 对所述多个掺杂阱中的至少一些进行二次掺杂，以形成高掺杂的屏蔽层； 在所述屏蔽层上外延生长均厚层； 对至少一些部分的所述外延生长均厚层进行掺杂，以在所述均厚层中形成阈值电压设置层； 使用浅沟槽隔离来将所述多个掺杂阱中的至少一些彼此隔离；以及在所述均厚层上形成多个栅极堆叠体，至少一些栅极堆叠体具有第一成分并可操作以具有在所述栅极堆叠体与所述高掺杂屏蔽层之间延伸的耗尽区，其它栅极堆叠体具有第二成分，以允许多个器件类型。2.根据权利要求1所述的方法，其中，在外延生长所述均厚层后进行:使用浅沟槽隔离来使所述多个掺杂阱中的至少一些彼此分离。3.根据权利要求1所述的方法，其中，所述均厚层进一步包括在所述阈值电压设置层上的沟道层。4.根据权利要求1和3所述的方法，其中，将至少一部分所述均厚层保留在所述多个栅极堆叠体下，作为实质上未掺杂的浓度小于5 X IO17个原子/cm3的沟道层。5.根据权利要求1所述的方法，其中，在形成所述阈值电压设置层的处理期间所述屏蔽层中的掺杂剂向外扩散到所述均厚层内。6.根据权利要求 1所述的方法，其中，通过在掺杂剂注入期间掩蔽至少一些所述均厚层并且保持被掩蔽的均厚层实质上未掺杂来形成不同的器件类型。7.根据...

【专利技术属性】
技术研发人员：R·阿尔加瓦尼，L·希弗伦，P·拉纳德，S·E·汤普森，C·德维尔纳夫，
申请(专利权)人：苏沃塔公司，
类型：
国别省市：