具有阈值电压设置凹槽的晶体管及其制造方法技术

结构和制造其的方法涉及深耗尽沟道（DDC）设计，允许基于CMOS的器件具有比传统体CMOS减小的σVT，并可以允许精确得多地设置沟道区中具有掺杂剂的FET的阈值电压VT。表示独特的凹槽的创新掺杂剂剖面实现了在精确范围内的VT设定的调整。通过适当选择金属可以扩展这个VT设置范围，以便在管芯上适应极宽范围的VT设置。DDC设计相比于传统体CMOS晶体管还可以具有强体效应，这可以允许DDC晶体管中有意义的功耗的动态控制。结果是能够独立控制VT（以低σVT）和VDD，以使得可以独立于给定器件的VT来调节体偏置。

【技术实现步骤摘要】
【国外来华专利技术】
本申请总体上涉及半导体器件和与其相关的制造工艺，更具体地，涉及一种具有阈值电压设置凹槽(notch)的晶体管及其制造方法。
技术介绍
一段时间以来，半导体产业使用体CMOS晶片技术来制造集成电路。将晶片切割成通常称为管芯或芯片的单个部分，其中将每一个芯片封装到电子器件中。已经证明体CMOS技术是尤其“可扩缩的”，这意味着:在优化和重复利用现有制造工艺和设备的同时，可以使得体CMOS晶体管越来越小，以便维持可接受的生产成本。在历史上，随着体CMOS晶体管的尺寸减小，其功耗也减小，这有助于业界提供增大的晶体管密度和更低的操作功率。因此，半导体行业已经能够借助体CMOS晶体管的尺寸来调整其功耗的大小，减小运行晶体管及其所在的系统的成本。然而近年来，在减小体CMOS晶体管尺寸的同时减小其功耗已经变得越来越困难。晶体管功耗直接影响芯片功耗，其又影响运行系统的成本，且在一些情况下，影响系统的应用。例如，如果在相同芯片面积中的晶体管的数量加倍，同时每个晶体管的功耗保持相同或增大，芯片的功耗就将大于两倍。这部分是由于冷却所得到的芯片的需要，其同样需要更多的能量。结果，这会使得对运行芯片的终端用户收本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.22 US 61/357,492;2010.12.17 US 12/971,9551.一种用于制造包含多个器件类型的集成电路管芯的方法。包括: 形成多个掺杂阱； 对所述多个掺杂阱中的至少一些进行二次掺杂，以形成高掺杂的屏蔽层； 在所述屏蔽层上外延生长均厚层； 对至少一些部分的所述外延生长均厚层进行掺杂，以在所述均厚层中形成阈值电压设置层； 使用浅沟槽隔离来将所述多个掺杂阱中的至少一些彼此隔离；以及在所述均厚层上形成多个栅极堆叠体，至少一些栅极堆叠体具有第一成分并可操作以具有在所述栅极堆叠体与所述高掺杂屏蔽层之间延伸的耗尽区，其它栅极堆叠体具有第二成分，以允许多个器件类型。2.根据权利要求1所述的方法，其中，在外延生长所述均厚层后进行:使用浅沟槽隔离来使所述多个掺杂阱中的至少一些彼此分离。3.根据权利要求1所述的方法，其中，所述均厚层进一步包括在所述阈值电压设置层上的沟道层。4.根据权利要求1和3所述的方法，其中，将至少一部分所述均厚层保留在所述多个栅极堆叠体下，作为实质上未掺杂的浓度小于5 X IO17个原子/cm3的沟道层。5.根据权利要求1所述的方法，其中，在形成所述阈值电压设置层的处理期间所述屏蔽层中的掺杂剂向外扩散到所述均厚层内。6.根据权利要求 1所述的方法，其中，通过在掺杂剂注入期间掩蔽至少一些所述均厚层并且保持被掩蔽的均厚层实质上未掺杂来形成不同的器件类型。7.根据...

【专利技术属性】
技术研发人员：R·阿尔加瓦尼，L·希弗伦，P·拉纳德，S·E·汤普森，C·德维尔纳夫，
申请(专利权)人：苏沃塔公司，
类型：
国别省市：