嵌入逻辑电路的分离栅极式快闪存储器及其制作方法技术

本发明专利技术提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，与单独的分离栅极式快闪存储器形成方法相比，只需再经过一次氧化硅淀积、一次多晶硅淀积、二次蚀刻、一次去除氧化硅层五个工艺即可在一块集成电路上同时制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管；这使得三者的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。此外，上述嵌入逻辑电路的分离栅极式快闪存储器形成过程中，高压晶体管栅极与逻辑晶体管栅极缺陷少，可以满足两者栅极质量的要求。相应的，本发明专利技术还提供一种嵌入逻辑电路的分离栅极式快闪存储器。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种。
技术介绍
随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本结构堆叠栅极(stack gate)结构和分离栅极式(split gate)结 构。堆叠栅极式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶硅层。分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶硅层，但与堆叠栅极式存储器不同的是，分离栅极式存储器还在堆叠栅极结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。在存储和擦写性能上，分离栅极式存储器避免了堆叠栅极式存储器的过度擦写问题。在向分离栅极式快闪存储器写入和/或擦除数据时，通常使用相对于电源电压Vcc的高电压，使源漏区形成热载流子通道，电子载流子遂穿过隔绝浮置栅极与源漏区的氧化层注入浮置栅极或从浮置栅极中抽出。通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(PeripheryCircuit)，包括高压晶体管与逻辑晶体管。分离栅极式快闪存储器的控制栅极电连接至字线，分离栅极式快闪存储器的源/漏区电连接至位线。该字线电连接至行译码器且位线电连接至读/写电路。行译码器用来选择多条字线中的一条且向被选中的字线施加字线电压。该字线电压为施加到字线的用于执行读、写和/或擦除操作的电压。读/写电路用来选择多条位线中的一条并向被选中的位线施加位线电压。该位线电压为施加到位线的用于执行写、擦除和/或读操作的电压。此外，读/写电路还电连接至被选中的字线和被选中的位线，可以通过被选中的位线输出存储单元的数据。该行译码器典型地包括至少一个高压晶体管，其被配置为控制字线的电压，而读/写电路典型地包括至少一个高压晶体管，其被配置为控制位线的电压。因此，高压晶体管的击穿特性应该具有能够承受该字线电压和位线电压。如果将分离栅极式快闪存储器、高压晶体管、逻辑晶体管都做在单独的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将分离栅极式快闪存储器嵌入高压晶体管的集成电路，也有将分离栅极式快闪存储器嵌入逻辑晶体管的集成电路。在嵌入逻辑电路的分离栅极式快闪存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。所述新的要求包括需要提供一种新的嵌入逻辑电路的分离栅极式快闪存储器制作方法，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。
技术实现思路
本专利技术的目的是供一种新的嵌入逻辑电路的分离栅极式快闪存储器，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。为实现上述目的，本专利技术提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，包括提供半导体基底，所述半导体基底包括三个区域用于形成分离栅极式快闪存储器的第一区域，用于形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；在所述半导体基底上形成第一绝缘层；在第一区域的第一绝缘层上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩膜层，构成栅极叠层，所述栅极叠层的侧面覆盖侧墙；在形成有所述栅极叠层的第一绝缘层上淀积第一多晶硅层，所述第一多晶硅层的 厚度为高压晶体管栅极所需厚度；在所述第一多晶硅层上淀积氧化硅层，所述氧化硅层与所述第一多晶硅层的厚度之和与所述栅极叠层的厚度相等；去除第一区域上的所述氧化硅层；在第二区域、第三区域的氧化硅层及第一区域上淀积第二多晶硅层；进行化学机械平坦化，以定义分离栅极式快闪存储器字线栅极、擦除栅极的厚度；去除第二区域、第三区域上残留的第二多晶硅层；去除第二区域、第三区域上的所述氧化硅层；去除第三区域上一定厚度的第一多晶硅层，以定义逻辑晶体管栅极的厚度；形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。可选的，所述去除第三区域上一定厚度的第一多晶硅层步骤中采用的去除方法是干法刻蚀，所述干法刻蚀的主刻蚀气体包括HBr、CF4、CHF3、CH2F2中的至少两种，辅助刻蚀气体包括Ar、O2中的至少一种。可选的，所述干法刻蚀所采用的射频功率小于300W。可选的，所述干法刻蚀工艺过程中采用一在线监测控制装置，使刻蚀不均匀性小于6%。可选的，进行所述化学机械平坦化步骤后，所述擦除栅极、字线栅极的厚度小于其相邻的所述栅极叠层的厚度总和。为实现上述目的，本专利技术还提供一种嵌入逻辑电路的分离栅极式快闪存储器，包括半导体基底，所述半导体基底包括第一区域、第二区域、第三区域；位于所述半导体基底上的第一绝缘层；位于第一区域的第一绝缘层上的具有浮置栅极、第二绝缘层、控制栅极、硬掩膜层的一对栅极叠层，所述栅极叠层侧面覆盖有侧墙；位于所述栅极叠层之间的擦除栅极，位于所述一对栅极叠层另一侧的一对字线栅极，位于第二区域的高压晶体管栅极，位于第三区域的逻辑晶体管栅极，所述字线栅极、擦除栅极、栅极叠层、高压晶体管栅极、逻辑晶体管栅极具有不同的厚度。可选的，所述擦除栅极、字线栅极的厚度小于其相邻的所述栅极叠层的厚度总和。现有技术相比，本专利技术具有以下优点本专利技术提供的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，可以在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管，它比单独制作分离栅极式快闪存储器相t匕，只需多进行一次氧化硅淀积、一次多晶硅淀积、二次蚀刻、一次去除氧化硅层五个步骤，大大简化了制造工艺，同时使得形成的分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，而且集成芯片更小，从而降低了每个集成芯片的成本。此外，高压晶体管与逻辑晶体管的性能与其对应栅极的质量有紧密联系，上述嵌入逻辑电路的分离栅极式快闪存储器形成过程中，高压晶体管的栅极没有经过刻蚀工艺形成，因此栅极质量很高，逻辑晶体管的栅极虽然经过刻蚀处理形成，但在其刻蚀过程中，因其使用的射频功率非常小、并采用了在线控制装置保证其刻蚀均匀性，使栅极的质量满足要求，缺陷少。附图说明图I是本专利技术提供的嵌入逻辑电路的分离栅极式快闪存储器制作方法的流程图。图2至图14是图I所示制造过程中嵌入逻辑电路的分离栅极式快闪存储器的结构截面图。具体实施例方式本专利技术希望在同一个半导体衬底上形成具有不同厚度的分离栅极式快闪存储器栅极、高压晶体管栅极、逻辑晶体管栅极，通过以下方式形成提供半导体基底，该半导体基底本文档来自技高网...

【技术保护点】
一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，其特征在于，包括：提供半导体基底，所述半导体基底包括三个区域：用于形成分离栅极式快闪存储器的第一区域，用于形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；在所述半导体基底上形成第一绝缘层；在第一区域的第一绝缘层上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩膜层，构成栅极叠层，所述栅极叠层的侧面覆盖侧墙；在形成有所述栅极叠层的第一绝缘层上淀积第一多晶硅层，所述第一多晶硅层的厚度为高压晶体管栅极所需厚度；在所述第一多晶硅层上淀积氧化硅层，所述氧化硅层与所述第一多晶硅层的厚度之和与所述栅极叠层的厚度相等；去除第一区域上的所述氧化硅层；在第二区域、第三区域的氧化硅层及第一区域上淀积第二多晶硅层；进行化学机械平坦化，以定义分离栅极式快闪存储器字线栅极、擦除栅极的厚度；去除第二区域、第三区域上残留的第二多晶硅层；去除第二区域、第三区域上的所述氧化硅层；去除第三区域上一定厚度的第一多晶硅层，以定义逻辑晶体管栅极的厚度；形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王友臻，周儒领，詹奕鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：