嵌入逻辑电路的分离栅极式快闪存储器及其制作方法技术

本发明专利技术提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，与单独的分离栅极式快闪存储器形成方法相比，只需再经过一次氧化硅淀积、一次多晶硅淀积、二次蚀刻、一次去除氧化硅层五个工艺即可在一块集成电路上同时制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管；这使得三者的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。此外，上述嵌入逻辑电路的分离栅极式快闪存储器形成过程中，高压晶体管栅极与逻辑晶体管栅极缺陷少，可以满足两者栅极质量的要求。相应的，本发明专利技术还提供一种嵌入逻辑电路的分离栅极式快闪存储器。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种。
技术介绍
随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本结构堆叠栅极(stack gate)结构和分离栅极式(split gate)结 构。堆叠栅极式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶硅层。分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶硅层，但与堆叠栅极式存储器不同的是，分离栅极式存储器还在堆叠栅极结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。在存储和擦写性能上，分离栅极式存储器避免了堆叠栅极式存储器的过度擦写问题。在向分离栅极本文档来自技高网...

【技术保护点】
一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，其特征在于，包括：提供半导体基底，所述半导体基底包括三个区域：用于形成分离栅极式快闪存储器的第一区域，用于形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；在所述半导体基底上形成第一绝缘层；在第一区域的第一绝缘层上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩膜层，构成栅极叠层，所述栅极叠层的侧面覆盖侧墙；在形成有所述栅极叠层的第一绝缘层上淀积第一多晶硅层，所述第一多晶硅层的厚度为高压晶体管栅极所需厚度；在所述第一多晶硅层上淀积氧化硅层，所述氧化硅层与所述第一多晶硅层的厚度之和与所述栅极叠层的厚度相等；去除第一区域上的所述氧化硅层...

【技术特征摘要】

【专利技术属性】
技术研发人员：王友臻，周儒领，詹奕鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：