半导体器件及其制造方法技术

垂直超结MOSFET(101)和横向MOSFET(102)集成在相同半导体基板上。通过n掩埋隔离层(15)和n扩散隔离层(16)将横向MOSFET(102)与垂直超结MOSFET(101)电隔离。横向MOSFET(102)由在n掩埋隔离层(15)和n扩散隔离层(16)界定的n半导体层(2)中形成的p阱区(17)、在p阱区(17)中形成的n源区(18)和n漏区(19)、以及覆盖p阱区(17)的被n源区(18)和n漏区(19)夹住的部分的栅电极(21)形成。由于n掩埋隔离层(15)与垂直超结MOSFET(101)的n层(3)同时形成，因此有可能降低成本。另外，有可能通过n掩埋隔离层(15)来抑制元件之间的寄生作用。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及。
技术介绍
垂直半导体元件使得电流在设置在半导体基板的一个主表面上的电极与设置在半导体基板与所述一个主表面相对的一侧上的主表面(其它主表面)上的电极之间流动。 因此，为了在垂直半导体元件中保持高击穿电压，必需增加存在于电极之间的高电阻半导体层的厚度。然而，通过增加存在于电极之间的高电阻半导体层的厚度，导通状态电阻增加。S卩，在击穿电压与导通状态电阻之间存在折衷关系。作为改善折衷的方式，已经提议了一种具有超结结构的半导体元件，其中在漂移层中形成η层和P层重复交替设置的pn结(平行pn-层)。平行pn层在导通状态下使电流流过η层，并且在截止状态下通过耗尽η层和P层来耐受击穿电压。由于具有超结结构的半导体元件使得有可能增加漂移层的杂质浓度，因此有可能减小导通状态电阻并同时保持闻击穿电压。作为一种制造具有超结结构的半导体元件的方法，已经提议了用外延生长来实现嵌入通过选择性地蚀刻半导体基板 而形成的沟槽的方法。另外，作为一种制造具有超结结构的半导体元件的具有改进的批量生产率的简单方法，已经提议了通过连续执行离子注入和外延生长在深度方向上周期地形成的P型和η型掩埋区被热扩散和连接的方法(例如， 参见专利文献I)。在垂直半导体元件中通过采用超结结构来减小导通状态电阻是增加垂直半导体元件的附加值的一种手段。同时，作为增加垂直半导体元件的附加值的另一种手段，已经提议了称为智能开关器件的半导体元件，其中在与垂直半导体元件相同的半导体基板上形成横向半导体元件或某种类型的无源元件。迄今，输出级中使用的垂直半导体元件的驱动电流、控制电路、保护电路等已由外部的分立部件构成。与此相对，智能开关器件使得这些电路由在与输出级中使用的垂直半导体元件相同的半导体基板上形成的横向半导体元件和各种无源元件构成。以该方式，智能开关器件使得各种电路元件形成在与输出级中使用的垂直半导体元件相同的半导体基板上，而无需使用外部的分立部件。因此，有可能以减小的尺寸和较低的成本来实现迄今已知的功能。作为用于实现智能开关器件的重要技术，包括将每个元件电隔离的元件隔离技术。当在相同半导体基板上形成多个半导体元件时，如在智能开关器件中，使用元件隔离技术以避免在元件之间引发寄生作用。例如，作为元件隔离技术，公知的有电介质隔离技术、pn结隔离技术、自隔离技术等。图31是示出迄今已知的使用电介质隔离技术的智能开关器件的主要部分的构造的截面图。如图31所示，迄今已知的使用电介质隔离技术的智能开关器件使得垂直半导体兀件511和横向半导体兀件512形成在n_外延层504上。横向半导体兀件512构成驱动7电流、控制电路和保护电路。通过在n+基板501上形成的氧化硅膜502、其中嵌入氧化硅膜的沟槽隔离区505 以及高浓度η.掩埋区503使垂直半导体元件511和横向半导体元件512彼此隔离。氧化硅膜502和高浓度η.掩埋区503在η.基板501与η_外延层504之间形成。沟槽隔离区505 穿透η—外延层504和高浓度η+掩埋区503，从而到达氧化硅膜502。附图标记509是垂直半导体元件511的P阱区。图32是示出迄今已知的使用pn结隔离技术的智能开关器件的主要部分的构造的截面图。如图32所示，迄今已知的使用pn结隔离技术的智能开关器件，用与图31中所示的使用电介质隔离技术的智能开关器件类似的方式，使得垂直半导体元件511和横向半导体元件512集成在相同基板上。通过在η.基板501上形成的ρ_层507和高浓度ρ+区508使垂直半导体元件511 和横向半导体元件512彼此隔离。p—层507形成在η+基板501与η_外延层504之间。高浓度P+区508穿透η_外延层504,从而与ρ_层507接触。附图标记510是掩埋η.区,该掩埋η.区穿透P—层507,从而与rT外延层504和η.基板501接触。 图33是示出迄今已知的使用自隔离技术的智能开关器件的主要部分的构造的截面图。如图33所示，与图32中所示的迄今已知的使用pn结隔离技术的智能开关器件不同，迄今已知的使用自隔离技术的智能开关器件不设置P_层507和高浓度P+区508。垂直半导体元件511和横向半导体元件512之间的分离通过增大元件之间的间隙来实现。在图 33中，只示出了元件截面结构的主要部分，并且图中省略了元件之间的间隙大于图32中所示的智能开关器件中的间隙的事实。通过使用上述的元件隔离技术以该方式来构成智能开关器件，实现了其中抑制在相同半导体基板上形成的元件之间的寄生作用并且防止故障和破坏的智能开关器件。另外，在专利文献I中描述了使用超结结构来改善导通状态电阻和击穿电压之间的折衷的半导体元件。此外，在专利文献2中描述了由超结结构构成的半导体元件，其中超结结构的η层与P层重复的单元间距被减小。此外，专利文献3中描述了使用多RESURF结构来平衡低导通状态电阻和高击穿电压的横向M0SFET。可将多RESURF结构视为超结结构。即，专利文献3描述的半导体元件使得使用超结结构的高击穿电压横向半导体元件与构成由隔离结构界定的控制电路IC的横向半导体元件形成在相同半导体基板上。引用列表专利文献专利文献I :日本专利No. 3，988，262专利文献2 JP-A-2007-012858专利文献3 JP-A-2000-286417
技术实现思路
技术问题如上所述，作为示例，已描述了两种手段一设计超结结构和设计智能开关器件一作为增加垂直半导体元件的附加值的手段。此外，不限于图31至33所示的智能开关器件，已存在关于两种手段的元件结构及其制造方法的大量提议。然而，例如，在专利文献I和2中，没有提到在输出级中使用具有超结结构的垂直半导体元件，以及将用于各种电路(例如，控制集成电路等)的横向半导体元件集成在与超结结构垂直半导体元件相同的半导体基板上。另外，在专利文献3中，没有提到将横向半导体元件集成在与超结结构垂直半导体元件相同的半导体基板上。为了消除上述的迄今已知技术的问题，本专利技术的目的在于提供，使得有可能抑制在相同半导体基板上形成的元件之间的寄生作用。另外，为了消除上述的迄今已知技术的问题，本专利技术的目的在于提供，使得有可能降低成本。问题的解决方案为了解决上述的问题并实现本专利技术的目的，根据本专利技术的半导体器件是一种半导体器件，其具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与垂直半导体元件电隔离的横向半导体元件的第二区，并且具有以下特性。半导体器件包括第一导电型的第一半导体层，并且杂质浓度低于第一半导体层的第一导电型的第二半导体层设置在第一半导体层的表面上。此外，通过在相对于第二半导体层的主 表面的水平方向上交替设置杂质浓度高于第二半导体层的第一导电型的第三半导体层以及杂质浓度高于第二半导体层的第二导电型的第四半导体层而形成的平行pn层被设置在第二半导体层的第一区中。另外，包括杂质浓度与第三半导体层或第四半导体层相同的掩埋隔离层的隔离结构被设置在第二半导体层的第二区中。另外，根据本专利技术的半导体器件使得在本专利技术的上述方面中，第三半导体层是选择性地设置在第二半导体层中的扩散层。第四半导体层是选择性地设置在第三半导体层中的扩散层。隔离结构是杂质浓度与第三半导体层或第四半导体层相同的扩散层。另外，根据本专利技术的半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.17 JP 2010-1382381.一种半导体器件，其具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件的特征在于包括第一导电型的第一半导体层；设置在所述第一半导体层的表面上的第一导电型的第二半导体层，其杂质浓度低于所述第一半导体层；设置在所述第二半导体层的所述第一区中的平行Pn层，所述平行pn层通过在相对于所述第二半导体层的主表面的水平方向上交替设置杂质浓度高于所述第二半导体层的第一导电型的第三半导体层以及杂质浓度高于所述第二半导体层的第二导电型的第四半导体层而形成；以及所述隔离结构，其包括设置在所述第二半导体层的所述第二区中的并且杂质浓度与所述第三半导体层或所述第四半导体层相同的掩埋隔离层。2.如权利要求I所述的半导体器件，其特征在于，所述第三半导体层是选择性地设置在所述第二半导体层中的扩散层，所述第四半导体层是选择性地设置在所述第三半导体层中的扩散层，以及所述隔离结构是杂质浓度与所述第三半导体层或所述第四半导体层相同的扩散层。3.如权利要求I所述的半导体器件，其特征在于，所述第三半导体层和所述第四半导体层是选择性地设置在所述第二半导体层中的扩散层，以及所述隔离结构是杂质浓度与所述第三半导体层或所述第四半导体层相同的扩散层。4.如权利要求I所述的半导体器件，其特征在于，所述第三半导体层和所述隔离结构由相同的外延层形成，以及所述第四半导体层是选择性地设置在所述第三半导体层中的扩散层，其杂质浓度高于所述第三半导体层。5.如权利要求I所述的半导体器件，其特征在于，所述垂直半导体元件是具有平面栅结构或沟槽栅结构的绝缘栅场效应晶体管。6.如权利要求I至5中任一项所述的半导体器件，其特征在于所述垂直半导体元件的边缘端接结构设置在所述第一区的外侧上以包围所述第一区。7.一种半导体器件制造方法，所述半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件制造方法的特征在于包括第一步骤，其通过在第一半导体层上外延生长形成杂质浓度低于所述第一半导体层的第一导电型的第一外延层；第二步骤，其遍及所述第一外延层的整个所述第一区执行第一导电型的杂质的第一离子注入；第三步骤，其在所述第一外延层的其中已经执行了所述第一离子注入的所述第一区中选择性地执行第二导电型的杂质的第二离子注入；第四步骤，其在所述第三步骤之后，通过在所述第一外延层上外延生长形成杂质浓度与所述第一外延层相同的第一导电型的第二外延层；第五步骤，其在所述第二外延层的在所述第一离子注入的位置正上方的区中以及在与所述第一离子注入的位置正上方的区间隔开的所述第二区中执行第一导电型的杂质的第三离子注入；第六步骤，其在所述第五步骤之后，在所述第二外延层的在所述第二离子注入的位置正上方的区中选择性地执行第二导电型的杂质的第四离子注入；第七步骤，其在所述第六步骤之后，通过在所述第二外延层上外延生长形成杂质浓度与所述第二外延层相同的第一导电型的第三外延层；以及第八步骤，其通过热处理来使离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质扩散，由此形成通过交替设置从所述第一外延层连接到所述第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层， 并且形成跨所述第二外延层和所述第三外延层的所述第二区连接的第五半导体层，由此构成隔离结构。8.一种半导体器件制造方法，所述半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件制造方法的特征在于包括 第一步骤，其通过在第一导电型的第一半导体层上外延生长形成杂质浓度低于所述第一半导体层的第一导电型的第一外延层；第二步骤，在所述第一外延层的所述第一区中选择性地执行第一导电型的杂质的第一离子注入；第三步骤，其在所述第一外延层的被所述第一离子注入的位置夹住的区中选择性地执行第二导电型的杂质的第二离子注入；第四步骤，其在所述第三步骤之后，通过在所述第一外延层上外延生长形成杂质浓度与所述第一外延层相同的第一导电型的第二外延层；第五步骤，其在所述第二外延层的在所述第一离子注入的位置正上方的区中以及在与所述第一离子注入的位置正上方的区间隔开的所述第二区中执行第一导电型的杂质的第三离子注入；第六步骤，其在所述第五步骤之后，在所述第二外延层的在所述第二离子注入的位置正上方的区中执行第二导电型的杂质的第四离子注入；第七步骤，其在所述第六步骤之后，通过在所述第二外延层上外延生长形成杂质浓度与所述第二外延层相同的第一导电型的第三外延层；以及第八步骤，其通过热处理来使离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质扩散，由此形成通过交替设置从所述第一外延层连接到所述第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层， 并且形成跨所述第二外延层和所述第三外延层的所述第二区连接的第五半导体层，由此构成隔离结构。9.一种半导体器件制造方法，所述半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件制造方法的特征在于包括第一步骤，其通过在第一半导体层上外延生长形成杂质浓度低于所述第一半导体层的第一导电型的第一外延层；第二步骤，其遍及所述第一外延层的整个所述第一区执行第一导电型的杂质的第一离子注入；第三步骤，其在所述第一外延层的其中已经执行了所述第一离子注入的所述第一区中选择性地执行第二导电型的杂质的第二离子注入；第四步骤，其在所述第三步骤之后，通过在所述第一外延层上外延生长形成杂质浓度与所述第一外延层相同的第一导电型的第二外延层；第五步骤，其在所述第二外延层的在所述第一离子注入的位置正上方的区中执...

【专利技术属性】
技术研发人员：丰田善昭，北村明夫，
申请(专利权)人：富士电机株式会社，
类型：
国别省市：