一种非自对准工艺形成的半导体器件及其方法技术

本发明专利技术提出了一种非自对准沟道工艺形成半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底内形成半导体层，所述半导体层由隔离区隔离开；进行重掺杂离子注入，以在半导体层内形成重掺杂区，然后进行高温退火激活掺杂离子；在所述半导体层上形成栅极区。其后进行CMOS器件工艺流程，沉积器件间绝缘层，形成器件接触塞等。本发明专利技术提出的上述方案，简化了芯片制造工艺，降低了成本，从而形成价格低且质量高的半导体器件。

【技术实现步骤摘要】

本专利技术涉及半导体器件制造领域，特别涉及一种非自对准工艺形成半导体器件及其方法。
技术介绍
在集成电路制造工艺中，多采用自对准工艺形成半导体器件，是在形成栅极区以后，通过自对准的方式形成源漏区，这种方式可以方便地在器件的栅极两边同时对称地形成源漏极，从而使源漏极对称地分布在沟道两侧。随着期间的尺寸按比例缩小，器件的源漏极区与栅极电阻增大，这严重地影响了器件的性能。为了解决这些问题，通常需采用自对准硅化物工艺(SALICIDE)，即可以在器件栅、源漏极区同时形成硅化物，而又能使栅极与源漏极区之间通过形成侧墙实现有效的电学隔离工艺。但是自对准工艺需要往往需要多次分别对N型和P型器件进行分区曝光与离子注 入来实现对器件各项电学参数进行控制。而对于采用大尺寸器件制造技术的低成本集成电路芯片，含多次曝光与离子注入的自对准工艺既昂贵，又没有必要。虽然非自对准工艺可能会使源漏极不对称地分布在沟道两侧，但对于尺寸较大的器件非对称源漏极几乎对器件的性能没有影响。另外，这种不对称也可通过其他方法包括非对称离子注入进行补偿。因此，有必要提出一种非自对准工艺形成半导体器件的方法来简化芯片制造工艺，以降低成本。
技术实现思路
为了解决上述问题，本专利技术提供了一种非自对准工艺形成半导体器件的方法，所述方法包括:A、提供半导体衬底；B、在所述半导体衬底内形成半导体层，所述半导体层由隔离区隔离开；C、进行重掺杂离子注入，以在半导体层内形成重掺杂区；D、在所述半导体层上形成栅极区，从而形成在栅极区两侧定义形成器件的源漏极区。其后，在所述器件的半导体层上形成硅化物，沉积器件间绝缘层，形成所述器件接触塞，直至完成芯片制造工程为止。此外，本专利技术还提供了根据上述方法形成的半导体器件，包括半导体衬底；半导体层，在所述半导体衬底内形成所述半导体层，所述半导体层由隔离区隔离开；重掺杂区，进行重掺杂离子注入，以在所述半导体层内形成所述重掺杂区；以及栅极区，在所述半导体层上形成所述栅极区。根据本专利技术提出的上述方案，通过非自对准沟道工艺形成半导体器件，来简化芯片制造工艺，降低了成本，从而形成价格低且质量高的器件。此外，本专利技术提出的上述方案，具有广泛的应用领域，可以广泛地应用于RFID、控制器等集成电路产品的生产。本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中图I示出了根据本专利技术的实施例的非自对准工艺形成半导体器件的方法的流程图；图2-图10示出了根据本专利技术的实施例的非自对准工艺形成半导体器件的各个制造阶段的示意图。具体实施方式 下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。参考图1，图I示出了根据本专利技术实施例的非自对准工艺形成半导体器件的方法的流程图。在步骤S01，提供半导体衬底200。在本专利技术实施例中，所述衬底可以包括半导体或半导体化合物，例如硅、碳化硅、砷化镓、砷化铟或磷化铟等，在本专利技术优选实施例中，所述衬底包括绝缘体上硅(SOI)结构，参考图2，在本实施例中，半导体衬底200包括体硅衬底或绝缘体上娃衬底或三五族半导体化合物包括GaN, InAs, InGaAs等。绝缘体上娃衬底包括采用低价次级硅形成的绝缘体上硅，例如可以是玻璃、氧化铝或不锈钢等其他合适的低价材料。以绝缘体上硅衬底为例，所述绝缘体上硅衬底衬底200包括衬垫层200-1、包围衬垫层200-1的绝缘层200-2以及绝缘层上表面上的顶层半导体层200-3，其中衬垫层200-1可以包括次级硅、玻璃、氧化铝或不锈钢等价格便宜的材料，以降低成本，此处仅为示例，衬底还可以是其他任意结构，本专利技术并不限于此。在步骤S02，在所述半导体衬底200内形成半导体层202，所述半导体层202由隔离区204隔离开。具体来说，如图3(俯视图)、图4(截面图)所示，可以首先图形化所述衬底200的顶层半导体层200-3，形成多条半导体层202，而后，沉积绝缘材料，例如SiO2,并进行平坦化，在半导体层202间形成隔离区204。在步骤S03，进行重掺杂离子注入，以在半导体层内形成重掺杂区。参考图5(俯视图)、图6 (截面图)所示，通过一次或两次掩膜206 (图中示出一次)，并分别进行N型、P型重掺杂离子注入，以形成N型掺杂区、P型掺杂区，而后去除掩膜206并清洗。采用一次掩模离子注入工艺可以节省一次曝光流程，从而降低成本。对于只使用一次掩模206的N型、P型离子注入，一般地首先进行一次没有掩模206覆盖半导体层200-3表面的低剂量离子注入，然后再做一次掩模206，将N型或P型器件部分覆盖，进行第二次离子注入。第二次离子注入与第一次离子注入的型号相反，并且剂量大于第一次离子注入，以使被暴露部分在第二次离子注入后反型。优选地，在离子注入之后，还可以进行退火，以激活掺杂，例如采用炉管退火(furnace)或高温快速退火等，退火温度为900-1100°，退火时间可以为I秒至2小时。在步骤S04，在所述半导体层202上形成栅极区300。栅极区300中的栅极由栅极绝缘层与导电栅极组成栅极堆栈结构，其中，导电栅极材料包括金属导体、掺杂多晶硅、导电金属氮化物或导电金属氧化物。例如，所述栅极区可以包括栅介质层和栅电极，首先，可以依次在所述半导体层202上形成栅介质层和栅电极，栅介质层可以包括SiO2或高k介质材料等，可以通过热氧化法或者通过LPCVD、PECVD或其他合适的方法形成，厚度可以为大约10至500埃，栅电极可以包括多晶硅、金属氮化物或金属材料，例如铝，厚度可以为大约200至2000埃。而后，对所述栅电极图形化并进行刻蚀，并停止在栅介质层上，可选地，可以进一步图形化栅介质层，从而形成栅堆叠300，参考图7 (俯视图)、图8 (截面图)所示。而后，完成后续加工工艺，例如，包括形成侧墙、进行源漏极离子注入、形成硅化 物，在所述器件上在所述器件上形成层间介质层210，以及在所述重掺杂区202和栅极区300上形成接触塞220，参考图9、图10，还可以进一步形成金属互联结构及钝化层，以及其他所需步骤，直至完成芯片制造工程为止。以上对本专利技术实施例非自对准工艺形成半导体器件的方法进行了详细的描述，此夕卜，本本文档来自技高网...

【技术保护点】
一种非自对准工艺形成半导体器件的方法，所述方法包括：A、提供半导体衬底；B、在所述半导体衬底内形成半导体层，所述半导体层由隔离区隔离开；C、进行重掺杂离子注入，以在半导体层内形成重掺杂区；D、在所述半导体层上形成栅极区。

【技术特征摘要】
1.一种非自对准工艺形成半导体器件的方法，所述方法包括 A、提供半导体衬底； B、在所述半导体衬底内形成半导体层，所述半导体层由隔离区隔离开； C、进行重掺杂离子注入，以在半导体层内形成重掺杂区； D、在所述半导体层上形成栅极区。2.根据权利要求I所述的方法，其中所述步骤B包括图形化所述衬底，以形成半导体层和沟槽，以介质材料填充所述沟槽形成隔离区。3.根据权利要求I所述的方法，其中所述步骤C中的重掺杂区包括N型掺杂区和P型惨杂区。4.根据权利要求3所述的方法，其中所述步骤C包括通过两次掩膜，并分别进行N型、P型离子注入，以形成N型掺杂区、P型掺杂区。5.根据权利要求I所述的方法，所述栅极区中的栅极由栅极绝缘层与导电栅极组成栅极堆栈结构，其中，所述导电栅极材料包括金属导体、掺杂多晶硅、导电金属氮化物或导电金属氧化物； 所述半导体衬底包括体硅衬底、绝缘体上硅衬底或三五族化合物，所述三五族化合物包括 GaN, InAs, InGasAs。6.根据权利要求I所述的方法，在所述步骤D后还包括步骤E:在所述器件的半导体层上形成硅化物，在器件上形成层间介质层，形成所述器件接触塞。7.一...

【专利技术属性】
技术研发人员：钟汇才，
申请(专利权)人：长沙艾尔丰华电子科技有限公司，
类型：发明
国别省市：