一种晶体管，包括衬底、在所述衬底上的间隔体对、在所述衬底上且在所述间隔体对之间的栅极电介质层、在所述栅极电介质层上且在所述间隔体对之间的栅电极层、在所述栅电极层上且在所述间隔体对之间的绝缘帽层以及邻近所述间隔体对的扩散区对。所述绝缘帽层形成蚀刻停止结构，所述蚀刻停止结构与所述栅极自对准，并且防止接触部蚀刻使所述栅电极暴露，由此防止所述栅极与所述接触部之间的短路。所述绝缘帽层能够使接触部自对准，这使得较宽接触部的初始构图对构图限制而言更加鲁棒。
【技术实现步骤摘要】
【国外来华专利技术】自对准接触部
技术介绍
在集成电路的制造中使用金属氧化物半导体(MOS)晶体管，诸如MOS场效应晶体管(MOSFET)。MOS晶体管包括诸如栅电极、栅极电介质层、间隔体等若干部件以及诸如源区和漏区等扩散区。层间电介质(ILD)通常形成在MOS晶体管之上并且覆盖扩散区。通过接触插塞的方式对MOS晶体管进行电连接，接触插塞通常由诸如钨等金属形成。首先通过对ILD层进行构图以形成向下至扩散区的过孔来制造接触插塞。构图工艺通常是光刻工艺。接下来，将金属沉积在过孔中以形成接触插塞。通过使用同样的或类似的工艺，向下至栅电极形成分离的接触插塞。在接触插塞的制造期间可能发生的一个问题是形成接触部到栅极短路。接触部到栅极短路是当接触插塞未对准并且与栅电极电接触时发生的短路。一种用于防止接触部到栅极短路的常规方法是通过控制定位(registration)和临界尺寸(⑶)。但是不幸的是,对 于具有小于或等于100纳米(nm)的栅极间距(栅极长度+间隔)的晶体管而言，对栅极和接触部尺寸的CD控制需要小于10nm，并且栅极与接触层之间的定位控制也需要小于10nm，以便实现可制造的工艺窗口(process window)。因此,对栅极的接触短路的可能性很高。随着晶体管栅极间距尺寸的进一步缩减，因为临界尺寸变得小得多，所以该问题变得更加普遍。附图说明图IA示出了具有正确对准的沟槽接触部的两个常规的MOS晶体管和衬底。图IB示出了形成到MOS晶体管的扩散区的、导致接触部到栅极短路的未对准的沟槽接触部。图2A示出了根据本专利技术的一个实施方式的在它们各自的金属栅电极的顶上具有绝缘帽层的两个MOS晶体管和衬底。图2B示出了在具有绝缘帽层的本专利技术的两个MOS晶体管之间形成的正确对准的沟槽接触部。图2C示出了在具有绝缘帽层的本专利技术的两个MOS晶体管之间形成的未对准的沟槽接触部，其中未对准未导致接触部到栅极短路。图3A至3C示出了根据本专利技术的实施方式的、在置换金属栅极工艺之后形成的绝缘帽层。图4A至4C示出了根据本专利技术的另一实施方式的、在置换金属栅极工艺之后形成的绝缘帽层。图5A至51示出了在根据本专利技术的实施方式的、在MOS晶体管的间隔体之上延伸的绝缘帽层的制造工艺。图6A至6F示出了根据本专利技术的实施方式的、具有阶梯式剖面的金属栅电极的制造工艺。图7A至7C示出了根据本专利技术的实施方式的、具有有着阶梯式剖面的金属栅电极和在间隔体之上延伸的绝缘帽层两者的MOS晶体管。图8A至8F示出了根据本专利技术的实施方式的接触部侧壁间隔体。图9A至9D示出了根据本专利技术的实施方式的、在金属栅电极的顶上形成绝缘帽的制造工艺。图IOA至IOG示出了根据本专利技术的实施方式的、在沟槽接触部的顶上形成金属螺栓(stud)和绝缘间隔体的制造工艺。具体实施例方式这里描述了用于在金属氧化物半导体(MOS)晶体管的制造期间减少接触部到栅极短路的可能性的系统和方法。在以下描述中，将会使用本领域技术人员通常用来将他们的工作的实质传达给本领域的其他技术人员的术语来描述说明性的实施方式的各方面。然而，对本领域的技术人员而言将更加明显的是，可以仅利用所描述的方面中的一些来实施本专利技术。出于解释的目的，阐述具体数字、材料和结构，以便提供对说明性的实施方式的透彻理解。然而，对本领域的技术人员而言将更加明显的是，可以在没有具体细节的情况下实施本专利技术。在其它情况下，省略或者简化众所周知的特征，以免使说明性的实施方式难以理 解。以最有助于理解本专利技术的方式，将各种操作依次描述为多个分立的操作，然而，不应当将描述的顺序解释为暗示这些操作必须依赖于顺序。更具体地，这些操作无需以所介绍的顺序来执行。图IA示出了衬底100和两个MOS晶体管101。MOS晶体管101包括栅电极102、栅极电介质层104和间隔体108。在衬底100中形成扩散区106。诸如ILD层IlOa和IlOb等层间电介质(ILD)沉积在两个MOS晶体管101之间和周围的区域中。图IA也示出了穿过ILD层110a/b向下形成到扩散区106的沟槽接触部200。通常使用光刻构图工艺接着使用金属沉积工艺，来形成沟槽接触部200。光刻构图工艺和金属沉积工艺是本领域公知的。光刻构图工艺穿过ILD层110a/b向下至扩散区106来蚀刻沟槽开口。诸如电镀、无电镀覆、化学气相沉积、物理气相沉积、溅射或原子层沉积等金属沉积工艺利用诸如钨或铜等金属来填充沟槽开口。在金属之前通常沉积金属衬垫(liner)，诸如钽或氮化钽衬垫。诸如化学机械抛光(CMP )等平坦化工艺用于去除任何过量金属并且完成沟槽接触部200的制造。应当注意的是，在本专利技术的替换实施方式中，可以使用过孔接触部替代沟槽接触部。因此，接触部开口可以是沟槽形或者过孔形，这取决于所使用的构图工艺或具体集成电路工艺的需要。这里描述的本专利技术的实施方式将涉及接触部沟槽开口和沟槽接触部，但是应当注意的是在任何这些实施方式中，能够使用过孔开口和过孔接触部(也称为接触插塞或过孔插塞)来代替接触部沟槽开口和沟槽接触部。随着集成电路技术的进展，晶体管栅极间距逐渐缩减。该栅极间距缩减导致许多新的、棘手的问题，问题之一是由一侧上的沟槽接触部200和扩散区106与另一侧上的栅电极102之间的相对紧密的间隔引起的增加的寄生电容(在图IA中由“C”表示)。间隔体108倾向于在沟槽接触部200/扩散区106与栅电极102之间提供分隔的块体。诸如氮化硅等常规的间隔体材料几乎起不到减小该寄生电容的作用。不幸的是，寄生电容降低晶体管性能并且增大芯片功率。由栅极间距缩减所引起的另一棘手的问题是接触部到栅极(CTG)短路的形成。将用于沟槽接触部200的制造工艺设计为防止沟槽接触部200与金属栅电极102物理接触。当这种接触发生时，形成CTG短路，该CTG短路实际上破坏了 MOS晶体管。由于晶体管栅极间距已经缩减到100纳米(nm)以下，所以CTG短路已经变成主要的成品率限制因素。当前用于减少CTG短路的方法包括控制定位和对具有较小临界尺寸的接触部进行构图。然而，由于栅极间距已经缩减 ，所以定位要求变得非常难以与现有技术相适应。例如，栅极间距小于或等于IOOnm的晶体管需要小于IOnm的层定位控制和CD控制，以实现可制造的工艺窗口。因此，对栅极的接触短路的可能性非常高。图IB示出了当沟槽接触部200未对准时发生的情况。使用了相同的光刻工艺，但是如图所示，沟槽接触部200的形成位置不完全处于两个间隔体108之间的区域内。未对准导致沟槽接触部200与栅电极102之一物理接触，从而产生接触部到栅极短路。根据本专利技术的实施方式，绝缘帽栅电极可以用于最小化接触部到栅极短路的可能性。在一个实施方式中，绝缘帽层形成在栅电极102的顶上，并且在MOS晶体管101的间隔体108内。在本专利技术的一些实施方式中，绝缘帽能够占据间隔体之间存在的很大部分体积。例如，绝缘帽能够占据间隔体之间存在的体积的10%至80%间的任何比例，但是通常占据体积的20%至50%。栅电极和栅极电介质层占据大部分的剩余体积。以下描述可以用于形成绝缘帽的材料。图2A示出了根据本专利技术的一个实施方式的绝缘帽金属栅电极。图2A中示出了衬底100，在衬底100上形成MOS晶体管101。衬底100可以是本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：M·T·博尔，T·加尼，N·M·拉哈尔乌拉比，S·乔希，J·M·施泰格瓦尔德，J·W·克劳斯，J·黄，R·马茨凯维奇，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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