自对准硅化物阻挡层的制造方法技术

本发明专利技术提供一种自对准硅化物阻挡层的制造方法，采用不大于180W的刻蚀功率以及5sccm～7sccm的氧气流量来对所述自对准硅化物阻挡层进行干法刻蚀，可以减少刻蚀过程中的等离子体损伤，降低刻蚀产生的聚合物向半导体衬底边缘的扩散，达到兼顾刻蚀速率和刻蚀均匀性的效果，从而得到均匀的、性能良好的图形化的自对准硅化物阻挡层，以避免器件性能设计指标偏移，提高产品良率。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种自对准硅化物阻挡层的制造方法。
技术介绍
在半导体器件制造过程中，在形成半导体器件层之后，需要在特定区域形成金属硅化物，用于降低接触电阻。在此过程中，通常需要采用自对准硅化物生成阻挡层(Self-aligned silicide block layer，SAB)来保护半导体器件层上不需要形成金属硅化物的区域。业界目前广泛使用的自对准硅化物方案有氧化硅型SAB层和氧化硅/氮化硅组合型SAB层。按照半导体器件的制备工艺，在自对准硅化物阻挡层形成之后，要对其进行干法等离子体刻蚀，从而使其达到预设定的图案和厚度。图1为一种用于自对准硅化物阻挡层刻蚀的典型的反应腔体的剖面结构示意图，晶圆20下面是提供静电吸引的下电极11(ESC)，晶圆20旁边有通过橡胶盘(viton disk)15与下电极11密封连接的三条聚焦环(foucus ring)12、13、14，三条聚焦环的主要用于聚焦等离子体，使等离子体尽量用来刻蚀而不被抽走，以及改善晶圆边缘的刻蚀速率。在反应腔体中进行自对准硅化物阻挡层刻蚀过程中，如果采用较高的刻蚀功率，例如大于300W，则自对准硅化物阻挡层的蚀刻速率较快，但是这会使得反应腔体壁以及晶圆20顶部的聚焦环12(top ring)的温度比晶圆20高，刻蚀产生的聚合物(polymer)会扩散到晶圆20的边缘，造成晶圆20中间区域和边缘区域之间存在较大的厚度差，导致后续制程无法完全去除某些区域的自对准硅化物阻挡层，使得该区域无法形成金属硅化物，造成器件失效，或者造成某些器件区产生等离子体损伤(plasma damage)，使得器件性能偏移设计指标(例如阈值电压偏移)，这都会严重影响到最终器件的性能以及良率。因此，需要一种新的自对准硅化物阻挡层的制造方法，能够消除高功率干法刻蚀产生的缺陷，得到均匀的、性能良好的自对准硅化物阻挡层。
技术实现思路
本专利技术的目的在于提供一种自对准硅化物阻挡层的制造方法，能够消除高
功率干法刻蚀产生的等离子体损伤缺陷，得到均匀的、性能良好的自对准硅化物阻挡层，以避免器件性能设计指标偏移，提高产品良率。为解决上述问题，本专利技术提出一种自对准硅化物阻挡层的制造方法，包括以下步骤：提供半导体衬底，在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形化光阻层；以所述图形化光阻层为掩膜，采用功率不大于180W、氧气流量为5sccm～7sccm的干法刻蚀工艺刻蚀所述自对准硅化物阻挡层，以形成图形化的自对准硅化物阻挡层。进一步的，所述干法刻蚀工艺中，在射频电极的两极之间施加强度为0的磁场。进一步的，所述自对准硅化物阻挡层为富硅氧化物(silicon rich oxide，SRO)，正硅酸乙酯(TEOS)，氧化硅(SiO2)，氮化硅(SiN)，氮氧化硅(SiON)，或者为包括硅氧化物、硅氮化物和硅氧化物的氧化物-氮化物-氧化物(ONO)结构。进一步的，所述自对准硅化物阻挡层的厚度为进一步的，在所述半导体衬底表面上形成自对准硅化物阻挡层之后、形成所述图形化光阻层之前，对具有所述自对准硅化物阻挡层的半导体衬底进行去离子水清洗，并进行退火处理。进一步的，在形成图形化的自对准硅化物阻挡层之后，采用灰化工艺去除所述图形化光阻层并对灰化工艺后的器件进行湿法清洗。进一步的，所述半导体衬底上已形成有多晶硅栅极，且所述多晶硅栅极两侧的半导体衬底中已形成有源区和漏区，所述图形化的自对准硅化物阻挡层暴露出所述源区和漏区以及所述多晶硅栅极。进一步的，提供所述半导体衬底的过程包括：在半导体衬底上定义有源区和隔离区；在有源区的表面依次形成栅氧化层、多晶硅栅极，以及位于栅氧化层和多晶硅栅极两侧的侧墙；以所述多晶硅栅极和侧墙为掩膜，对所述多晶硅栅极两侧的有源区进行源漏区离子掺杂，形成源区和漏区；进行高温热退火处理，对源区和漏区的离子进行激活并对源区和漏区的晶格进行修复。进一步的，所述干法刻蚀工艺中，采用功率为120W～180W。进一步的，所述干法刻蚀工艺中，采用功率为150W。与现有技术相比，本专利技术的技术方案具有以下效果：1、采用不大于180W的刻蚀功率以及5sccm～7sccm的氧气流量来对所述自对准硅化物阻挡层进行干法刻蚀，可以减少刻蚀过程中的等离子体损伤，降低刻蚀产生的聚合物向半导体衬底边缘的扩散，达到兼顾刻蚀速率和刻蚀均匀性的效果，从而得到均匀的、性能良好的图形化的自对准硅化物阻挡层，以避免器件性能设计指标偏移，提高产品良率。2、此外，在刻蚀过程中施加0磁场，可以进一步减少刻蚀过程中等离子体向半导体衬底边缘的聚集，进一步减少刻蚀过程中的等离子体损伤，提高器件性能和产品良率。附图说明图1是现有的一种用于自对准硅化物阻挡层刻蚀的典型的反应腔体的剖面结构示意图；图2是本专利技术具体实施例的自对准硅化物阻挡层的制造方法流程图；图3A至3B是本专利技术具体实施例的自对准硅化物阻挡层的制造方法中的器件结构剖面示意图；图4是本专利技术具体实施例的自对准硅化物阻挡层的制造过程中测试出的氧气流量与刻蚀速率、均一性的关系曲线图。具体实施方式为使本专利技术的目的、特征更明显易懂，下面结合附图对本专利技术的具体实施方式作进一步的说明，然而，本专利技术可以用不同的形式实现，不应只是局限在所述的实施例。请参考图2，本专利技术提供一种自对准硅化物阻挡层的制造方法，包括以下步骤：S1，提供半导体衬底，在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形化光阻层；S2，以所述图形化光阻层为掩膜，采用功率不大于180W、氧气流量为5sccm～7sccm的干法刻蚀工艺刻蚀所述自对准硅化物阻挡层，以形成图形化的自
对准硅化物阻挡层。请参考图3A，在步骤S1中，提供的半导体衬底300表面上形成有多晶硅栅极304，且所述多晶硅栅极304两侧的半导体衬底300中已形成有源区306和漏区307，提供所述半导体衬底300的过程具体包括：首先，通过在半导体衬底300中注入杂质离子形成阱区，来定义有源区；然后，在有源区两侧的区域制作浅沟槽隔离区301，浅沟槽隔离区301的上表面高度可以高于半导体衬底300；接着，在具有有源区的半导体衬底300表面上，顺序形成栅氧化层303、多晶硅栅极304以及位于栅氧化层303和多晶硅栅极304两侧的侧墙305；然后，以多晶硅栅极304和侧墙305为掩膜，对多晶硅栅极304两侧的有源区进行源漏区离子注入，形成源区306、漏区307。接着，进行高温热退火处理，对源区306、漏区307中的离子进行激活并对源区306、漏区307的晶格进行修复。请继续参考图3A，在步骤S1中，在具有源区306、漏区307以及多晶硅栅极304的半导体衬底300表面依次形成自对准硅化物阻挡层308以及图形化光阻层309，具体过程包括：首先，利用化学气相沉积(CVD)等方法在具有源区306、漏区307以及多晶硅栅极304的半导体衬底300表面形成一层自对准硅化物阻挡层308(即SAB DEP工艺)，所述自对准硅化物阻挡层308可以为富硅氧化物(silicon rich oxide，SRO)，正硅酸乙酯(TEOS)，氧化硅(SiO2)，氮化硅(SiN)，氮氧化硅(SiON)，或者为包括硅氧化物、硅氮化物和硅氧化物的氧化物-本文档来自技高网...

【技术保护点】
一种自对准硅化物阻挡层的制造方法，其特征在于，包括以下步骤：提供半导体衬底，在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形化光阻层；以所述图形化光阻层为掩膜，采用功率不大于180W、氧气流量为5sccm～7sccm的干法刻蚀工艺刻蚀所述自对准硅化物阻挡层，以形成图形化的自对准硅化物阻挡层。

【技术特征摘要】
1.一种自对准硅化物阻挡层的制造方法，其特征在于，包括以下步骤：提供半导体衬底，在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形化光阻层；以所述图形化光阻层为掩膜，采用功率不大于180W、氧气流量为5sccm～7sccm的干法刻蚀工艺刻蚀所述自对准硅化物阻挡层，以形成图形化的自对准硅化物阻挡层。2.如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，所述干法刻蚀工艺中，在射频电极的两极之间施加强度为0的磁场。3.如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，所述自对准硅化物阻挡层为富硅氧化物，正硅酸乙酯，氧化硅，氮化硅，氮氧化硅，或者为包括硅氧化物、硅氮化物和硅氧化物的氧化物-氮化物-氧化物结构。4.如权利要求1或3所述的自对准硅化物阻挡层的制造方法，其特征在于，所述自对准硅化物阻挡层的厚度为5.如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，在所述半导体衬底表面上形成自对准硅化物阻挡层之后、形成所述图形化光阻层之前，对具有所述自对准硅化物阻挡层的半导体衬底进行去离子水清洗，并进行退火处理。6.如权利要求1所述的自对准硅...

【专利技术属性】
技术研发人员：陈宏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31