一种器件包括：延伸至半导体衬底内的隔离区，其中，位于隔离区的相对部分之间的衬底带具有第一宽度。源极/漏极区具有覆盖衬底带的部分，其中，源极/漏极区的上部具有比第一宽度更大的第二宽度。源极/漏极区的上部具有基本垂直侧壁。源极/漏极硅化物区具有接触源极/漏极区的垂直侧壁的内侧壁。本发明专利技术实施例涉及具有包裹环绕的硅化物的FinFET及其形成方法。
【技术实现步骤摘要】
优先权声明本申请要求于2015年2月12日提交的标题为“FINFETs withWrap-Around Silicide and Method Forming the Same”的美国临时专利申请第62/115,568号的优先权，其全部内容通过引用结合于此作为参考。交叉引用本申请涉及以下于2014年6月27日提交的标题为“Method of FormingSemiconductor Structure with Horizontal Gate All Around Structure”的共同受让的美国专利申请第14/317,069号，其全部内容通过引用结合于此作为参考。
本专利技术实施例涉及具有包裹环绕的硅化物的FinFET及其形成方法。
技术介绍
集成电路(IC)材料和设计中的技术进步已经产生了数代的IC，其中每代IC都具有比上一代IC更小和更复杂的电路。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。这些按比例缩小也已经增加了加工和生产IC的复杂度，并且为了实现这些进步，需要在IC加工和生产方面的同样发展。例如，已经引入鳍式场效应晶体管(FinFET)以代替平面晶体管。正在开发FinFET的结构和制造FinFET的方法。
技术实现思路
根据本专利技术的一个实施例，提供了一种器件，包括：隔离区，延伸至半导体衬底内，其中，位于所述隔离区的相对部分之间的衬底带具有第一宽度；源极/漏极区，具有覆盖所述衬底带的部分，其中，所述源极/漏极区的上部具有比所述第一宽度更大的第二宽度，并且所述源极/漏极区的上部具有基本垂直侧壁；以及源极/漏极硅化物区，具有接触所述源极/漏极区的所述垂直侧壁的内侧壁。根据本专利技术的另一实施例，还提供了一种器件，包括：浅沟槽隔离(STI)区；半导体带，位于所述STI区的相对部分之间；氧化物区，覆盖所述半导体带；以及源极/漏极区，覆盖所述氧化物区，所述源极/漏极区包括：下部，其中，所述半导体带、所述氧化物区和所述源极/漏极区的相应边缘基本上对准；和上部，位于所述下部上方，其中，所述上部包括基本垂直侧壁，并且所述上部横向地延伸超出所述下部的相应边缘。根据本专利技术的又一实施例，还提供了一种方法，包括：形成在隔离区的顶面上方突出的半导体鳍；形成覆盖所述半导体鳍的中间部分的栅极堆叠件，其中，所述半导体鳍的端部未被所述栅极堆叠件覆盖；在所述半导体鳍的所述端部的相对两侧上形成介电模板；蚀刻所述半导体鳍的所述端部以在所述介电模板之间形成凹槽；从所述凹槽生长源极/漏极区，其中，所述源极/漏极区包括位于所述凹槽中的第一部分和位于所述介电模板上方的第二部分，其中，所述第二部分比所述第一部分宽；以及修整所述第二部分以减小所述第二部分的宽度。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图21D是根据一些示例性实施例的在形成鳍式场效应晶体管(FinFET)中的中间阶段的截面图和透视图；图22示出了根据一些实施例的用于形成FinFET的工艺流程；图23A、图23B和图23C示出了根据一些实施例的FinFET的沟道区和栅极堆叠件的截面图；图24至图40C示出了根据一些示例性实施例的在形成FinFET中的截面图、顶视图和透视图；以及图41示出了根据一些实施例的用于形成FinFET的工艺流程。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。根据各个示例性实施例提供了具有全环栅(GAA)结构的鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。论述了实施例的变化例。贯穿各个视图和示例性实施例，相同的参考标号用于代表相同的元件。应当理解，虽然图1至图23C和图24至图40C示出了不同的实施例，但是在形成相同的FinFET中，可以将这些实施例组合起来。例如，在图1至图23C中示出的实施例包括形成FinFET的沟道区和栅极堆叠件，并且在图24至图40C中示出的实施例包括形成FinFET的源极/漏极区和源极/漏极硅化物。由此根据本专利技术的实施例可以将沟道区和栅极
堆叠件的形成与源极/漏极区和源极/漏极硅化物的形成组合起来以形成FinFET。图1至21D示出了根据一些实施例的在形成FinFET中的中间阶段的透视图和截面图。在图1至图21D中示出的步骤也在图22中示出的工艺流程300中示例性地示出。在随后的论述中，参考图22中的工艺步骤来论述在图1至图21D中示出的工艺步骤。图1示出了衬底20的截面图，衬底20可以是晶圆的一部分。衬底20可以是半导体衬底，其可以进一步是硅衬底、碳化硅衬底、绝缘体上硅衬底或由其他半导体材料形成的衬底。衬底20可以轻掺杂有p型或n型杂质。然后在衬底20的顶部上实施抗穿通(APT)注入(由箭头示出)以形成APT区21。相应的步骤示出为图22中示出的工艺流程中的步骤302。在APT中注入的掺杂剂的导电类型与阱区(未示出)的导电类型相同。APT层21延伸在随后形成的源极/漏极区58(图21A)下方，并且用于降低从源极/漏极区58至衬底20的泄漏。APT层21中的掺杂浓度可以在约1E18/cm3和1E19/cm3之间的范围内。为了清楚，在随后的图中，没有示出APT区21。参考图2，通过外延在衬底20上方形成硅锗(SiGe)层22和半导体堆叠件24。相应的步骤示出为图22中示出的工艺流程中的步骤304。因此，SiGe层22和半导体堆叠件24形成晶体层。根据本专利技术的一些实施例，SiGe层22的厚度T1在约5nm和约8nm之间的范围内。SiGe层22的锗百分比(原子百分比)在约25％和约35％之间的范围内，然而，可以使用更高或更低的锗百分比。然而，应当理解，贯穿说明书列举的数值仅仅是实例，并且可以改变为不同的数值。SiGe层22上方是半导体堆叠件24。根据一些实施例，半导体堆叠件24包括交替地堆叠的半导体层26和28。半导体层26可以是不含锗的纯硅层。半导体层26也可以是基本上纯的硅本文档来自技高网...
【技术保护点】
一种器件，包括：隔离区，延伸至半导体衬底内，其中，位于所述隔离区的相对部分之间的衬底带具有第一宽度；源极/漏极区，具有覆盖所述衬底带的部分，其中，所述源极/漏极区的上部具有比所述第一宽度更大的第二宽度，并且所述源极/漏极区的上部具有基本垂直侧壁；以及源极/漏极硅化物区，具有接触所述源极/漏极区的所述垂直侧壁的内侧壁。
【技术特征摘要】
2015.02.12 US 62/115,568;2015.03.31 US 14/675,2151.一种器件，包括：隔离区，延伸至半导体衬底内，其中，位于所述隔离区的相对部分之间的衬底带具有第一宽度；源极/漏极区，具有覆盖所述衬底带的部分，其中，所述源极/漏极区的上部具有比所述第一宽度更大的第二宽度，并且所述源极/漏极区的上部具有基本垂直侧壁；以及源极/漏极硅化物区，具有接触所述源极/漏极区的所述垂直侧壁的内侧壁。2.根据权利要求1所述的器件，还包括：介电蚀刻停止层，包括：水平部分，具有接触所述隔离区的顶面的底面；以及垂直部分，包括连接至所述水平部分的一端的底端，其中，所述源极/漏极区的侧壁接触所述介电蚀刻停止层的所述垂直部分的内侧壁。3.根据权利要求2所述的器件，其中，所述介电蚀刻停止层的所述垂直部分包括与所述源极/漏极硅化物区的底端接触的顶端。4.根据权利要求2所述的器件，还包括：接触插塞，具有侧壁，所述接触插塞包括：上部，接触所述源极/漏极硅化物区的外侧壁；以及下部，接触所述介电蚀刻停止层的所述垂直部分的外侧壁。5.根据权利要求1所述的器件，还包括：氧化硅锗区，被所述源极/漏极区覆盖并且覆盖所述衬底带。6.根据权利要求5所述的器件，其中...
【专利技术属性】
技术研发人员：江国诚，蔡庆威，刘继文，王志豪，梁英強，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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