形成半导体器件的方法技术

本发明专利技术提供了一种自对准双重图案化。提供了一种半导体器件及其形成方法。实施例包括目标层和位于目标层上方的掩蔽层。在掩蔽层的最上层中形成第一开口。沿着第一开口的侧壁形成间隔件，保留的第一开口具有第一图案。在掩蔽层的最上层中形成第二开口，第二开口具有第二图案。将第一图案和第二图案部分地转移至目标层。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
，更具体地，涉及半导体器件的形成方法。
技术介绍
通常，在半导体衬底上和中形成有源器件和无源器件。一旦形成有源器件和无源器件，这些有源器件和无源器件可使用一系列导电层和绝缘层彼此连接且连接至外部器件。这些层可有助于互连各种有源器件和无源器以及通过例如接触焊盘提供与外部器件的电连接。为了在这些层内形成这些互连件，可使用一系列的光刻、蚀刻、沉积和平坦化技术。然而，随着有源器件和无源器件的尺寸减小，进而导致互连件的尺寸也按需要减小，所以使用这些技术变得更为复杂。这样，期望互连件的形成和结构的改进，以使整个器件变得更小、更便宜、以及更有效，同时具有较少的缺陷或问题。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种形成半导体器件的方法，所述方法包括:在下面的层上方形成第一掩模和第二掩模，所述第二掩模介于所述第一掩模和所述下面的层之间；在所述第一掩模中形成第一开口，所述第一开口具有第一图案，所述第一开口暴露出所述第二掩模的第一部分；在所述第一掩模中形成第二开口，所述第二开口具有第二图案，所述第二开口暴露出所述第二掩模的第二部分；掩蔽所述第一开口的一部分或所述第二开口的一部分，以形成用于所述第二掩模的图案化掩模；通过使用所述图案化掩模作为掩模来图案化所述第二掩模，从而在所述第二掩模中形成第三开口，所述第三开口具有第三图案；以及将所述第三图案转移至所述下面的层，从而在所述下面的层中形成第四开口。在该方法中，所述下面的层包括介电材料并且所述第四开口填充有导电材料。在该方法中，所述第二开口的宽度介于约25nm和约70nm之间。在该方法中，掩蔽所述第一开口的一部分或所述第二开口的一部分包括在所述第一掩模上方形成第三掩模，所述第三掩模覆盖所述第一开口的一部分或所述第二开口的一部分。该方法还包括:沿着所述第一开口的侧壁形成间隔件。在该方法中，所述间隔件的宽度介于约10nm和约25nm之间。根据本专利技术的另一方面，提供了一种形成半导体器件的方法，所述方法包括:在第二层上方沉积第一层；实施所述第一层的第一图案化，从而形成第一图案化层，所述第一图案化层具有第一开口 ；沿着所述第一开口的侧壁形成间隔件，从而形成变窄的第一开口 ；实施所述第一图案化层的第二图案化，从而在所述第一图案化层中形成第二开口 ；在所述第一图案化层上方形成切割掩模，所述切割掩模的至少一部分位于所述变窄的第一开口或所述第二开口中；以及使用所述切割掩模和所述第一层作为掩模来图案化所述第二层。在该方法中，所述变窄的第一开口的宽度介于约10nm和约40nm之间。在该方法中，图案化所述第二层包括在所述第二层中形成第三开口。在该方法中，所述第二层包括介电材料并且所述第三开口填充有导电材料。在该方法中，所述切割掩模具有三层结构。在该方法中，形成间隔件包括:在所述第二图案化之前，在所述第一图案化层的水平表面和垂直表面上方沉积间隔件层，并且从所述第一图案化层的水平表面去除所述间隔件层的部分。在该方法中，所述第一开口的宽度介于约25nm和约70nm之间。在该方法中，所述间隔件的宽度介于约10nm和约25nm之间。根据本专利技术的又一方面，提供了一种形成半导体器件的方法，所述方法包括:在目标层上方沉积第二掩模层；在所述第二掩模层上方沉积第一掩模层；在所述第一掩模层中形成第一开口，所述第一开口具有第一线图案；在所述第一掩模层中形成第二开口，所述第二开口具有第二线图案；在所述第一掩模层上方形成第三掩模层，所述第三掩模层保护所述第一开口的一部分或所述第二开口的一部分，从而在所述第一线图案或所述第二线图案中形成间隙；使用组合掩模来图案化所述第二掩模层，所述组合掩模包括所述第三掩模层和所述第一掩模层，从而形成目标掩模；以及使用所述目标掩模作为掩模来图案化所述目标层。在该方法中，图案化所述目标层包括在所述目标层中形成沟槽。在该方法中，所述目标层包括介电材料并且所述沟槽填充有导电材料。在该方法中，所述间隙的宽度介于约20nm和约70nm之间。该方法还包括:沿着所述第一开口的侧壁和底部沉积间隔件层；以及去除沿着所述第一开口的底部的间隔件层。在该方法中，所述间隔件层的厚度介于约10nm和约25nm之间。【附图说明】当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各方面。应该注意的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，各种部件的数量和尺寸可以被任意增大或减小。图1A至图11B示出了根据一些实施例的制造半导体器件的方法的中间阶段的俯视图和截面图。图12是根据一些实施例的示出制造半导体器件的方法的流程图。【具体实施方式】以下公开内容提供了多种用于实现所提供主题的不同特征的不同实施例或实例。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括额外的部件可以形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在此可使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、以及“上部”等的空间相对术语，以容易地描述如图所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间相对术语还包括使用或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在此使用的空间相对描述符可以同样地进行相应的解释。将参照具体上下文描述实施例，S卩，使用双重图案化光刻工艺在介电层中形成互连件。然而，在其他实施例中，本文讨论的双重图案化技术可用于形成其他结构。例如，本文讨论的实施例可用于形成静态随机存取存储器(SRAM)单元的导线、再分布线、位线和/或字线。图1A至图11B示出了根据一些实施例的形成半导体器件100的方法的各个中间阶段。参照附图，所提供的两幅视图用于下面讨论的每个步骤或多个步骤，其中，“B”图为沿着相应的A图中的A-A’线所截取的截面图。例如，图1B是沿着图1A中的A-A’线所截取的截面图。此外，除非另有说明，否则用相同的参考符号来表示各种层及其图案化的对应物。图1A至图2B示出了根据一些实施当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，所述方法包括：在下面的层上方形成第一掩模和第二掩模，所述第二掩模介于所述第一掩模和所述下面的层之间；在所述第一掩模中形成第一开口，所述第一开口具有第一图案，所述第一开口暴露出所述第二掩模的第一部分；在所述第一掩模中形成第二开口，所述第二开口具有第二图案，所述第二开口暴露出所述第二掩模的第二部分；掩蔽所述第一开口的一部分或所述第二开口的一部分，以形成用于所述第二掩模的图案化掩模；通过使用所述图案化掩模作为掩模来图案化所述第二掩模，从而在所述第二掩模中形成第三开口，所述第三开口具有第三图案；以及将所述第三图案转移至所述下面的层，从而在所述下面的层中形成第四开口。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄冠维，李佳颖，梁明中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71