具有增大的宽度的三端口位单元制造技术

一种装置包括第一读端口、第二读端口、写端口以及至少一个存储锁存器。包括第一读端口、第二读端口和写端口的位单元的宽度大于与该位单元相关联的接触式多晶间距(CPP)的两倍。例如，位单元可以是与自对准双图案化(SADP)工艺兼容且可使用小于14纳米(nm)的半导体制造工艺来制造的三端口静态随机存取存储器(SRAM)位单元。

Three port bit cell with increased width

A device includes a first read port, a second read port, a write port, and at least one memory latch. A bit unit including a first read port, a second read port, and a write port is wider than two times the contact polycrystal spacing (CPP) associated with the bit unit. For example, the bit unit may be a three port static random access memory (SRAM) bit cell compatible with a self-aligned dual patterning (SADP) process and can be fabricated using a semiconductor fabrication process less than 14 nm (nm).

【技术实现步骤摘要】
【国外来华专利技术】具有增大的宽度的三端口位单元相关申请的交叉引用本申请要求共同拥有的于2014年8月26日提交的美国非临时专利申请No.14/468,976的优先权，该专利申请的内容通过援引全部明确纳入于此。领域本公开一般涉及位单元。相关技术描述技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。电子设备(诸如无线电话)可包括包含由一个或多个存储器单元制成的存储器阵列的存储器。可用于存储器(例如，L1/L2高速缓存)的一种类型的存储器单元是三端口位单元。三端口位单元可包括两个读端口和一个写端口，并且可被用于静态随机存取存储器(SRAM)器件。在14纳米(nm)互补金属氧化物半导体(CMOS)技术中，三端口SRAM位单元可通过使用鳍式场效应晶体管(FinFET)以及两个金属层(被称为M1和M2层)的覆盖的双掩模光刻-蚀刻-光刻-蚀刻(LELE)工艺来制造。顶部金属层M2可按非线性方式被图案化并可包括“凹凸(jog)”(例如，线圈)。对于小于14nm的制造工艺(例如，10nm或7nm)，由于自对准双图案化(SADP)与LELE相比所提供的降低的成本和改善的过程控制(例如，更精确的线宽和线间隔控制)，对于形成M1和M2而言SADP可能比LELE更优选。然而，SADP可能不支持包括凹凸的非线性图案。由此，用于14nm制造的三端口位单元可能不兼容SADP。从14nm技术缩减还可能提出其他挑战。例如，对于14nm和更大的技术节点，三端口位单元的宽度可被限制成小于或等于接触式多晶间距(CPP，即接触式多晶(栅极)线之间的距离)的两倍。对于14nm，CPP可以是约80-90nm。如本文中所使用的，单元“宽度”可以垂直于多晶方向且沿鳍方向。对于小于14nm的技术节点，CPP被减小，这导致减小的位单元宽度。当位单元宽度被减小(即，缩窄)时，位单元中的写字线和读字线也可被缩窄，从而导致因增大的字线电阻器-电容器(RC)电阻而引起的增加的读/写等待时间。另外，较小的位单元大小可能导致位单元中的金属-金属通孔之间的间隔减小。随着通孔到通孔间隔减小，可能变得更加难以使用LELE(即，双掩模)来图案化这些通孔。结果，可以使用第三掩模(即，LELELE)，这可能增加位单元的制造成本。概述本公开提供了包括线性图案并因此与SADP兼容的位单元设计，该SADP诸如用于小于14nm的技术节点(例如，10nm或7nm)。根据第一技术，三端口位单元可具有大于CPP的两倍的宽度。位单元宽度的增大可以实现该位单元中更宽的字线，这可通过减小字线RC电阻来减少读/写等待时间。增大位单元宽度还可将金属-金属通孔之间的间隔增大到足够与双掩模LELE工艺兼容的距离。由此，将位单元宽度增大到大于CPP的两倍还可使得金属-金属通孔能够被图案化而无需引入附加的掩模工艺。根据第二技术，三端口位单元可包括彼此耦合的两个存储锁存器，其中这些锁存器的一侧被短路。将两个锁存器耦合在一起可将位单元的总宽度从2*CPP增大到4*CPP，这可实现如关于第一技术所描述的益处(例如，与SADP兼容的线性图案、更宽的字线、增大的金属-金属通孔间隔，等等)。此外，由于两个锁存器被包括在每个位单元中，因此每个位单元可具有内置数据冗余。根据第三技术，可如关于第二技术所描述地形成三端口位单元。另外，三端口位单元的两个读端口可在位单元的同一侧，而不是在位单元的相对侧。使两个读端口在位单元的同一侧可以减小位单元的长度，从而导致比由第一技术或第二技术的位单元占据的总面积更小的总面积。在一特定实施例中，一种装置包括第一读端口、第二读端口、写端口以及至少一个存储锁存器。包括第一读端口、第二读端口和写端口的位单元的宽度大于与该位单元相关联的接触式多晶间距(CPP)的两倍。在另一特定实施例中，一种位单元包括第一读端口、第二读端口、写端口、第一存储锁存器以及第二存储锁存器。第一存储锁存器的第一侧通过短路连接来连接至第二存储锁存器的第一侧。在另一特定实施例中，一种位单元包括第一读端口、第二读端口、写端口、第一存储锁存器以及第二存储锁存器。第一读端口和第二读端口在第一存储锁存器和第二存储锁存器的同一侧。在另一特定实施例中，一种位单元包括用于读取数据的第一装置、用于读取数据的第二装置以及用于写入数据的装置。该位单元还包括用于存储数据的第一装置和用于存储数据的第二装置。用于存储数据的第一装置的第一侧通过短路连接来连接至用于存储数据的第二装置的第一侧。在另一特定实施例中，一种方法包括通过自对准双图案化(SADP)工艺来图案化位单元的第一金属层。该位单元包括第一读端口、第二读端口和写端口。该方法还包括通过SADP工艺来图案化该位单元的第二层。该位单元的宽度大于与该位单元相关联的CPP的两倍。在另一特定实施例中，一种非瞬态计算机可读介质包括指令，该指令在由计算机执行时使该计算机执行操作，该操作包括通过SADP工艺来图案化位单元的第一金属层。该位单元包括第一读端口、第二读端口和写端口。该操作还包括通过SADP工艺来图案化该位单元的第二层。该位单元的宽度大于与该位单元相关联的CPP的两倍。由至少一个所公开的实施例提供的一个特定优点在于三端口位单元具有增大的宽度(例如，大于CPP的两倍)，没有非线性图案，并且与小于14nm(例如，10nm或7nm)处的SADP半导体制造工艺兼容。另一特定优点在于包括一对存储锁存器(其中这些存储锁存器中的每个存储锁存器的一侧由短路连接来短路)的三端口位单元中的内置数据冗余。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。附图简述图1A和图1B是三端口位单元的第一解说性实施例的电路图；图2是图1的三端口位单元的第一布局图；图3是图1的三端口位单元的第二布局图；图4A和图4B是三端口位单元的第二解说性实施例的电路图；图5描绘了图4的三端口位单元的布局图；图6A和图6B是三端口位单元的第三解说性实施例的电路图；图7描绘了图6的三端口位单元的布局图；图8是形成三端口位单元的方法的特定解说性实施例的流程图；图9是包括图1、图4和/或图6的三端口位单元的电子设备的框图；以及图10是制造包括图1、图4和/或图6的三端口位单元的电子设备的制造过程的特定解说性实施例的数据流图。详细描述以下参照附图来描述本公开的特定实施例。在本描述和附图中，出于所描绘和描述的实施例的清楚起见，相同特征由相同的附图标记来指定。参照图1A和1B，示出了位单元100的第一解说性实施例的电路图。位单元100包括存储锁存器110。存储锁存器110可包括一对交叉耦合的反相器112、114。反本文档来自技高网...

【技术保护点】
一种装置，包括：第一读端口；第二读端口；写端口；以及至少一个存储锁存器，其中包括所述第一读端口、所述第二读端口和所述写端口的位单元的宽度大于与所述位单元相关联的接触式多晶间距(CPP)的两倍。

【技术特征摘要】
【国外来华专利技术】2014.08.26 US 14/468,9761.一种装置，包括：第一读端口；第二读端口；写端口；以及至少一个存储锁存器，其中包括所述第一读端口、所述第二读端口和所述写端口的位单元的宽度大于与所述位单元相关联的接触式多晶间距(CPP)的两倍。2.如权利要求1所述的装置，其特征在于，所述位单元是使用小于14纳米(nm)的半导体制造工艺来制造的。3.如权利要求2所述的装置，其特征在于，所述半导体制造工艺包括10nm工艺。4.如权利要求2所述的装置，其特征在于，所述半导体制造工艺包括7nm工艺。5.如权利要求1所述的装置，其特征在于，所述位单元包括第一金属层。6.如权利要求5所述的装置，其特征在于，所述第一金属层不包括非线性图案。7.如权利要求5所述的装置，其特征在于，所述位单元包括形成在所述第一金属层上方的第二金属层，其中所述第二层不包括非线性图案。8.如权利要求7所述的装置，其特征在于，所述第一金属层和所述第二金属层是使用自对准双图案化(SADP)工艺来图案化的。9.如权利要求7所述的装置，其特征在于，进一步包括：将所述第一金属层连接至所述第二金属层的第一通孔；以及将所述第一金属层连接至所述第二金属层的第二通孔，其中所述第一通孔与所述第二通孔之间的间隔与双掩模光刻-蚀刻-光刻-蚀刻(LELE)工艺兼容。10.如权利要求9所述的装置，其特征在于，所述间隔大于60纳米(nm)。11.如权利要求1所述的装置，其特征在于，所述位单元的宽度大于或等于与所述位单元相关联的所述CPP的三倍。12.如权利要求1所述的装置，其特征在于，与所述位单元相...

【专利技术属性】
技术研发人员：N·N·莫江德，S·S·宋，Z·王，C·F·耶普，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US