一种用于低功耗流水线的时序控制电路制造技术

本发明专利技术属于电子电路技术领域，具体的说涉及一种用于低功耗流水线的时序控制电路。本发明专利技术为基于错误传播的Razor电路设计提供了一种新的延迟错误纠正技术，其具体实现为一种新的低功耗流水线时序控制电路。当流水线出现延迟错误的时候，这个新的延迟错误纠正技术能够在只损耗一个时钟周期的为代价，将延迟错误纠正过来。而且出错信号只在相邻的流水线控制器之间传递，不存在需要在整个芯片上传递的全局信号，所以这个技术可以用在大规模的线性流水线上。本发明专利技术的有益效果为，相对于传统的触发器电路，本发明专利技术的流水线控制器电路与相匹配的Rff相结合，可以在保持电路工作频率不变的情况下，降低供电电压，使电路依然正确工作。

【技术实现步骤摘要】

本专利技术属于电子电路
，具体的说涉及一种用于Razor(时间预测执行)低功耗电路的流水线时序控制电路。
技术介绍
在今天，手机等移动电子产品已经成为了每个人必不可少的消费品，新的技术不断添加到这些移动电子产品上。新的技术的加入就意味着不断增加的功耗，然而受到电池技术的制约，为了使得这些移动电子产品能够有更长的续航时间，当今手机等移动电子产品不得不采用低功耗的电路技术。在这些产品上CPU、GPU等运算单元占据了大部分能量消耗。Razor电路技术是一种用于降低这些数字集成电路功耗的电路技术。它能在几乎不影响电路性能的情况下降低数字集成电路的功耗，这使得它成为了一个非常有潜力的电路技术。如图1，在传统的流水线电路设计中，采用触发器存储组合逻辑的输出数据。而Razor电路通过将触发器替换为Razor flip-flop(时间预测执行触发器)简记为Rff。同时需要在原来的流水线上添加额外的流水线时序控制电路，如图2所示。Rff除了存储组合逻辑的输出，同时还具有检测数据延迟到来的能力，也就是检测Rff的数据数据输入端是否在延迟检测窗口(在时钟上升沿后的一段时间)内翻转的能力。流水线时序控制电路需要为Rff提供时钟等控制信号，以保证电路的正确执行。如图3，在正常的情况下流水级A在T周期的上升沿发射新数据，经过组合逻辑，数据会在T+1周期的上升沿之前稳定下来，然后流水级B的Rff会在T+1周期的上升沿采样组合逻辑的输出，将组合逻辑的输出存储到Rff里面，同时输出给下一级流水线。通过在保持电路工作频率不变的情况下，当把电路的供电电压降低之后，电路的延时会增加。对于有的指令由于执行速度很快，延时增加的不多，那么还是会在下一个周期的上升沿之前稳定下来，Rff能正常采样信号。但是对于有的指令由于在正常供电的情况下其延迟就已经接近一个周期，在降低供电电压之后其延迟将会增大，可能造成其运行周期超过一个周期。如图3，流水级A在周期T+1上升沿发射一个数据，经过组合逻辑，要超过T+2周期的上升沿才能稳定下来。如果采用普通的触发器在T+2周期的上升沿去采样这个数据，那么采样到的将是不稳定的数据，前面说过组合逻辑的输出超过T+2周期的上升沿才能稳定下来。所以就需要使用Rff去采样这个数据，Rff一般具有存储延迟到来的数据和检测并报告有数据延迟到来的功能。这个数据的延迟到来将会影响下一级流水线的正常的执行，具体地说就是这个延迟出来的结果将会占用后级流水线的执行时间，所以当出现数据延迟到来的时候需要作特殊的处理。所以当出现数据延迟到来的时候，需要流水线时序控制电路进入相应的延迟纠错模式，通过调节每一级流水线的时钟等控制信号使得流水线能够正确地执行。
技术实现思路
本专利技术所要解决的，就是针对上述问题，提出一种用于低功耗流水线的时序控制电路。为实现上述目的，本专利技术采用如下技术方案：一种用于低功耗流水线的时序控制电路，该电路由第一上升沿触发器DQRN1、第二上升沿触发器DQRN2、第一低电平锁存器LAL1、第二低电平锁存器LAL2、第一与门and1、第二与门and2、第三与门and3、第四与门and4、第五与门and5、第六与门and6、第七与门and7、第一或门or1、第二或门or2、第三或门or3、第四或门or4、第一或非门nor1、第二或非门nor2、第三或非门nor3、第一反相器inv1、第二反相器inv2、第三反相器inv3、第一缓冲器buf1构成；所述第一反相器inv1的输入接第二上升沿触发器DQRN2的输出端，其输出端接第一与门and1的一个输入端；第一或门or1的一个输入端接外部输入端errslf，另一个输入端接外部输入端ierrpup，其输出端接第一与门and1的一个输入端；第一与门and1的输出端接第二或门or2的一个输入端；第二与门and2的第二个输入端接外部输入端ierrpdwn，其输出接第二与门and2的一个输入端；第二反相器inv2的输入端接第一上升沿触发器DQRN1的输出端，其输出端接第二与门and2的输入端；第二与门and2的输出端接第一低电平锁存器LAL1的数据输入端；第一低电平锁存器LAL1的时钟接外部输入端clk，其输出接第三或非门nor3输入端、第六与门and6输入端；第三或门or3一个输入端接外部输入端errslf，另外一个输入端接外部输入端ierrpup，其输出端接第三与门and3的输入端；第一或非门or1的一个输入端接外部输入ierrpdwn，另外一个输入端接第二上升沿触发器DQRN2的输出端，其输出端接第三与门and3输入端；第三与门and3输出端接第一上升沿触发器DQRN1的数据输入端；第一上升沿触发器DQRN1的时钟接外部输入端口clk，其复位端接外部输入端rstn，其输出端接第二低电平锁存器LAL2的输入端、第二或非门nor2输入端和第一缓冲器buf1的输入端；第二低电平锁存器LAL2的时钟端接外部输入端clk，其输出端接第三或非门nor3的一个输入端和第七与门and7输入端；第二或非门nor2的一个输入端外部输入端ierrpup，另外一个输入端接外部输入端errslf，其输出端接第四与门and4输入端；第四与门and4的第二输入端接外部输入端ierrpdwn，其输出端接第二上升沿触发器DQRN2的数据输入端；第二上升沿触发器DQRN2的时钟端接外部输入端clk，其复位端接外部输入端rstn，其输出端接第四或门or4输入端；第三或非门nor3的输出端接第五与门and5的输入端；第五与门and5的输入端接外部输入端clk，其输出端接外部输出端clkm；第四或门or4的输入端接外部输入端口errslf，其输出端接外部输出端oerrpdwn；第六与门and6的输入端接外部输入端口clk，其输出端接外部输出端clks、第三反相器inv3的输入端；第三反相器inv3的输出端接外部输出端erstn；第一缓冲器buf1的输出端接外部输出端oerrpup；第七与门and7的输入端接外部输入端clk，其输出端接外部输出端restore；其中，外部输入端clk是全局时钟；外部输入端ierrpup是来自下一级流水线，这个信号为高的时候标志着下一级流水线出现了延迟错误，请求这一级流水线停止一个周期；外部输入端ierrpdwn来自上一级流水线，这个信号为高的时候标志着上一级流水线出现了延迟错误，请求这一级流水线停止一个周期；外部输入端errslf为高的时候表示本级流水线出现延迟错误；外部输入端rstn表示全局复位信号，低电平有效；外部输出端clkm是Rff主锁存器的时钟信号；外部输出端clks是Rff影子锁存器的时钟信号；外部输出端restore是Rff的restore(转存)信号；外部输出端erstn是Rff数据跳变检测器的复位信号；外部输出端oerrpup是给上一级流水线的信号，当为高的时候表示本级流水线出现了延迟错误，请求上一级流水线停止一个周期；外部输出端oerrpdwn是给下一级流水线的信号，当为高的时候表示本级流水线出现了延迟错误，请求下一级流水线停止一个周期。本专利技术的有益效果为，相对于传统的触发器电路，本专利技术的流水线时序控制电路与相应的Rff相结合，可以在保持电路工作频率不变的情况下，降低本文档来自技高网...

【技术保护点】
一种用于低功耗流水线的时序控制电路，该电路由第一上升沿触发器DQRN1、第二上升沿触发器DQRN2、第一低电平锁存器LAL1、第二低电平锁存器LAL2、第一与门and1、第二与门and2、第三与门and3、第四与门and4、第五与门and5、第六与门and6、第七与门and7、第一或门or1、第二或门or2、第三或门or3、第四或门or4、第一或非门nor1、第二或非门nor2、第三或非门nor3、第一反相器inv1、第二反相器inv2、第三反相器inv3、第一缓冲器buf1构成；所述第一反相器inv1的输入接第二上升沿触发器DQRN2的输出端，其输出端接第一与门and1的一个输入端；第一或门or1的一个输入端接外部输入端errslf，另一个输入端接外部输入端ierrpup，其输出端接第一与门and1的一个输入端；第一与门and1的输出端接第二或门or2的一个输入端；第二与门and2的第二个输入端接外部输入端ierrpdwn，其输出接第二与门and2的一个输入端；第二反相器inv2的输入端接第一上升沿触发器DQRN1的输出端，其输出端接第二与门and2的输入端；第二与门and2的输出端接第一低电平锁存器LAL1的数据输入端；第一低电平锁存器LAL1的时钟接外部输入端clk，其输出接第三或非门nor3输入端、第六与门and6输入端；第三或门or3一个输入端接外部输入端errslf，另外一个输入端接外部输入端ierrpup，其输出端接第三与门and3的输入端；第一或非门or1的一个输入端接外部输入ierrpdwn，另外一个输入端接第二上升沿触发器DQRN2的输出端，其输出端接第三与门and3输入端；第三与门and3输出端接第一上升沿触发器DQRN1的数据输入端；第一上升沿触发器DQRN1的时钟接外部输入端口clk，其复位端接外部输入端rstn，其输出端接第二低电平锁存器LAL2的输入端、第二或非门nor2输入端和第一缓冲器buf1的输入端；第二低电平锁存器LAL2的时钟端接外部输入端clk，其输出端接第三或非门nor3的一个输入端和第七与门and7输入端；第二或非门nor2的一个输入端外部输入端ierrpup，另外一个输入端接外部输入端errslf，其输出端接第四与门and4输入端；第四与门and4的第二输入端接外部输入端ierrpdwn，其输出端接第二上升沿触发器DQRN2的数据输入端；第二上升沿触发器DQRN2的时钟端接外部输入端clk，其复位端接外部输入端rstn，其输出端接第四或门or4输入端；第三或非门nor3的输出端接第五与门and5的输入端；第五与门and5的输入端接外部输入端clk，其输出端接外部输出端clkm；第四或门or4的输入端接外部输入端口errslf，其输出端接外部输出端oerrpdwn；第六与门and6的输入端接外部输入端口clk，其输出端接外部输出端clks、第三反相器inv3的输入端；第三反相器inv3的输出端接外部输出端erstn；第一缓冲器buf1的输出端接外部输出端oerrpup；第七与门and7的输入端接外部输入端clk，其输出端接外部输出端restore；其中，外部输入端clk是全局时钟；外部输入端ierrpup是来自下一级流水线，这个信号为高的时候标志着下一级流水线出现了延迟错误，请求这一级流水线停止一个周期；外部输入端ierrpdwn来自上一级流水线，这个信号为高的时候标志着上一级流水线出现了延迟错误，请求这一级流水线停止一个周期；外部输入端errslf为高的时候表示本级流水线出现延迟错误；外部输入端rstn表示全局复位信号，低电平有效；外部输出端clkm是Rff主锁存器的时钟信号；外部输出端clks是Rff影子锁存器的时钟信号；外部输出端restore是Rff的restore转存信号；外部输出端erstn是Rff数据跳变检测器的复位信号；外部输出端oerrpup是给上一级流水线的信号，当为高的时候表示本级流水线出现了延迟错误，请求上一级流水线停止一个周期；外部输出端oerrpdwn是给下一级流水线的信号，当为高的时候表示本级流水线出现了延迟错误，请求下一级流水线停止一个周期。...

【技术特征摘要】
1.一种用于低功耗流水线的时序控制电路，该电路由第一上升沿触发器DQRN1、第二上升沿触发器DQRN2、第一低电平锁存器LAL1、第二低电平锁存器LAL2、第一与门and1、第二与门and2、第三与门and3、第四与门and4、第五与门and5、第六与门and6、第七与门and7、第一或门or1、第二或门or2、第三或门or3、第四或门or4、第一或非门nor1、第二或非门nor2、第三或非门nor3、第一反相器inv1、第二反相器inv2、第三反相器inv3、第一缓冲器buf1构成；所述第一反相器inv1的输入接第二上升沿触发器DQRN2的输出端，其输出端接第一与门and1的一个输入端；第一或门or1的一个输入端接外部输入端errslf，另一个输入端接外部输入端ierrpup，其输出端接第一与门and1的一个输入端；第一与门and1的输出端接第二或门or2的一个输入端；第二与门and2的第二个输入端接外部输入端ierrpdwn，其输出接第二与门and2的一个输入端；第二反相器inv2的输入端接第一上升沿触发器DQRN1的输出端，其输出端接第二与门and2的输入端；第二与门and2的输出端接第一低电平锁存器LAL1的数据输入端；第一低电平锁存器LAL1的时钟接外部输入端clk，其输出接第三或非门nor3输入端、第六与门and6输入端；第三或门or3一个输入端接外部输入端errslf，另外一个输入端接外部输入端ierrpup，其输出端接第三与门and3的输入端；第一或非门or1的一个输入端接外部输入ierrpdwn，另外一个输入端接第二上升沿触发器DQRN2的输出端，其输出端接第三与门and3输入端；第三与门and3输出端接第一上升沿触发器DQRN1的数据输入端；第一上升沿触发器DQRN1的时钟接外部输入端口clk，其复位端接外部输入端rstn，其输出端接第二低电平锁存器LAL2的输入端、第二或非门nor2输入端和第一缓冲器buf1的输入端；第二低电平锁存器LAL2的时钟端接外部输入端clk，其输出端接第三或非门n...

【专利技术属性】
技术研发人员：贺雅娟，艾国润，史兴荣，刘俐宏，甄少伟，罗萍，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51