基于低泄漏阴影锁存器的多阈值CMOS时序电路制造技术

在所描述的实例中，一种多阈值CMOS MTCMOS时序电路(2)包含：第一锁存器电路(20)，其由具有第一范围内的阈值电压的晶体管形成；以及第二锁存器电路(50)，其具有反相器及转移门，所述反相器及所述转移门由更高阈值电压晶体管形成，以用于来自具有电力切换电路的所述第一锁存器(20)的数据的低电力保持，以在所述时序电路(2)的低电力保持模式操作期间选择性地将所述第二锁存器电路(50)的反相器从电压供应器(VDDC)解耦。

【技术实现步骤摘要】
【国外来华专利技术】基于低泄漏阴影锁存器的多阈值CMOS时序电路
技术介绍
多阈值CMOS(MTCMOS)电路促进许多现代装置，尤其是便携式电池供电电子产品的低电力操作。低电力操作有时也被称为待机或休眠模式操作，其中某些非关键电路从电力及/或接地连接断开，其中监控电路为某些操作条件的检测之后及/或预先确定的时间周期后的数据保持及有源模式操作的重建而保持供电。举例来说，当前不支持呼叫会话的移动电话可进入低电力操作模式且周期性地“唤醒”以与基站通信；且，如果无到电话的呼叫，那么装置可恢复低电力操作以节省电池电力。此外，许多应用在低电力或待机操作期间需要数据的保持。通过具有低阈值电压(低Vt)晶体管的低电压CMOS电路的使用促进高速操作及有源模式效率。因此，许多数字电路被设计在标准晶体管阈值电压(SVT)的周围，其相对较低以在有源模式操作期间增强效率，且一些电路可包含甚至更低的阈值电压装置(LVT)。然而，此类装置的低阈值电压可能在待机操作期间导致不可接受的高电平泄漏电流。多阈值CMOS电路运用具有更高阈值电压(HVT)的电力断开晶体管以使电力及/或接地连接从较低阈值电压装置断开，且构建用于在剩余电路的掉电期间留存数据的气球或阴影锁存器电路。然而，常规的基于HVT的保持触发器及其它时序电路经受不良性能并缺乏稳健性，尤其在低操作电压电平下。相反地，LVT或SVT时序电路在低电力保持模式中经受高泄漏。因此，仍然需要为低电力保持模式提供具有低泄漏电流的能力同时为超低电力及其中电力效率较重要的其它应用提供高速有源模式操作的改进的MTCMOS时序电路。
技术实现思路
在所描述的实例中，一种多阈值CMOS时序电路包含：第一锁存器电路，其包含从可切换电压节点供电的转移门及反相器，且其由具有第一范围内的阈值电压的晶体管形成以在所述时序电路的有源模式操作期间提供存储至少一个数据位的主数据路径。所述第一切换电路在切换控制信号于所述时序电路的低电力保持模式操作内处于第一状态时使所述可切换电压节点选择性地从连续电压节点解耦，且所述第一切换电路在所述切换控制信号于所述时序电路的有源模式操作内处于第二状态时将所述可切换电压节点耦合到所述连续电压节点。第二锁存器电路包含由从所述连续电压节点选择性地供电且具有高于所述第一范围的第二范围内的阈值电压的晶体管形成的反相器。在低电力保持模式操作中，所述第二锁存器电路的所述反相器选择性地锁存从所述第一锁存器电路转移的所述数据位。所述第二锁存器电路进一步包含由具有所述第二范围内的阈值电压的晶体管形成的转移门，其在从有源转变到低电力保持模式的转变期间在所述第一与第二锁存器电路之间提供数据转移路径且反之亦然。传输门在有源模式与低电力保持模式操作两者期间都使所述第一及第二锁存器电路从彼此断开。第二切换电路使第二锁存器电路的反相器在所述时序电路的有源模式操作期间选择性地从所述连续电压节点断开。在一些实例中，第一锁存器是从锁存器，且主锁存器电路经提供以形成触发器，其中所述主锁存器提供触发器输入，且所述从锁存器提供触发器数据输出。第二锁存器提供阴影锁存器或气球锁存器以在低电力保持模式操作期间保存触发器数据位。在其它实例中，所述时序电路是时钟门控单元，其接收时钟启用信号以及从可切换电压节点供电的AND门，其具有接收所述时钟信号的第一输入、与所述第一锁存器电路的锁存器节点耦合的第二输入及提供时钟输出信号的输出。所述第二锁存器电路在所述低电力保持模式中存储时钟数据状态。在某些实例中，控制电路在所述时序电路的低电力保持模式操作内以第一模式选择性地操作或在所述时序电路的有源模式操作内以第二模式选择性地操作。所述控制电路提供单独保持、电力切换控制及转移信号以实施电力下降序列以从低电力保持模式转变到有源模式，也实施电力提高序列以从有源模式操作转变到低电力保持模式操作。所述第二锁存器电路的转移门仅在过渡电力提高及电力下降序列期间连接所述第一及第二锁存器。在至少一个实例中，正向偏置电路根据偏置控制信号将正向偏置电压施加于所述时序电路的一或多个晶体管，其中所述控制电路选择性地提供所述偏置控制信号以用于在有源模式操作内施加所述正向偏置电压并在低电力保持模式操作内停止施加所述正向偏置电压。附图说明图1是具有MTCMOS阴影或气球锁存器电路的触发器MTCMOS时序电路实施例的简化示意图。图2是图1的触发器时序电路实施例的实施方案的详细示意图。图3是在图1及2的时序电路中的有源与低电力保持模式之间的转变的各种信号状态的表。图4是在图1及2的时序电路中的有源与低电力保持模式之间的转变期间的各种信号波形的曲线图。图5是具有MTCMOS阴影锁存器电路的集成时钟门控单元(ICG)时序电路实施例的简化示意图。图6是图5的ICG时序电路实施例的实施方案的详细示意图。图7是另一触发器MTCMOS时序电路实施例的示意图，所述触发器MTCMOS时序电路包含具有选择性地提供正向偏置控制以增强高速有源模式操作的控制器的MTCMOS阴影锁存器电路。图8是MTCMOS集成电路的部分的局部截面侧视图，其说明用于图7的MTCMOS时序电路中的正向偏置的受控调整的P阱及N阱分接头。图9是在图7的时序电路中的有源与低电力保持模式之间的转变的各种信号状态的表。图10是在图7的时序电路中的有源与低电力保持模式之间的转变期间的各种信号波形的曲线图。图11是另一触发器MTCMOS时序电路实施例的示意图，其中主及从锁存器电路包含用于实施清理或复位功能的NAND门。图12是另一触发器MTCMOS时序电路实施例的示意图，其中主及从锁存器电路包含用于实施预设及清理或复位功能的NAND门。具体实施方式图式不一定是按比例绘制。在所描述的实例中，时序电路包含：锁存器电路，其由具有用于高速有源模式操作的第一范围内的阈值电压的晶体管构建；以及第二锁存器，其由具有用于在低电力保持模式操作期间保持数据的第二(更高)范围内的阈值电压的晶体管形成。所述第二锁存器包含反相器及转移门，以及电力切换电路，其用于使所述反相器在有源模式操作期间从电力连接解耦，使得全部操作晶体管在有源模式操作期间被实施于具有所述第一范围内的SVT或LVT晶体管中。所述第二锁存器在有源模式与低电力保持模式两者期间都从所述第一锁存器断开以减轻泄漏电流。连接所述第一及第二锁存器的转移门在从有源转变到低电力保持模式期间被接通，且反之亦然。此外，所述第一锁存器(及触发器应用的主-从锁存器配置中的任何额外锁存器)中的主数据路径不包含任何HVT晶体管。性能参数(例如，设置时间、保持时间、时钟输出延迟及最小时钟脉冲宽度)在有源模式操作期间可能不受隔离的HVT晶体管影响，而低电力保持模式中的泄漏不受SVT及/或LVT电路影响。所描述的实例可能有利地被运用于触发器、集成时钟门控单元(ICG)或在低电力保持模式中的高有源模式性能且低泄漏的其它时序电路。图1说明MTCMOS时序电路2，其将主-从锁存器配置实施于集成电路(IC)中，所述集成电路具有主锁存器电路10及从锁存器电路20，其操作作为在经由时钟网络81从时钟源80提供的时钟信号CLK的控制下接收数据输入“D”并提供数据输出“Q”的D触发器时序电路。主及从锁存器10、20分别由具有第一范围内的阈值电压的PMOS晶体管本文档来自技高网...

【技术保护点】
一种多阈值CMOS时序电路，其包括：第一锁存器电路，其由具有第一范围内的阈值电压且从可切换电压节点供电的晶体管形成，以在所述时序电路的有源模式操作期间提供存储至少一个数据位的主数据路径；及第二锁存器电路，其包含：反相器，其由从连续电压节点选择性地供电且具有高于所述第一范围的第二范围内的阈值电压的晶体管形成，所述第二锁存器电路的所述反相器在所述时序电路的低电力保持模式操作内选择性地操作，以锁存从所述第一锁存器电路转移的所述至少一个数据位；转移门，其由具有所述第二范围内的阈值电压的晶体管形成，且在从有源到低电力保持模式的转变期间在所述第一锁存器电路与所述第二锁存器电路之间提供数据转移路径且反之亦然，传输门操作以在所述时序电路的有源模式与低电力保持模式操作两者期间使所述第一锁存器电路及所述第二锁存器电路与彼此断开；及第二切换电路，其选择性地操作以在所述时序电路的有源模式操作期间使所述第二锁存器电路的所述反相器从连续电压节点断开。

【技术特征摘要】
【国外来华专利技术】2014.09.03 IN 4285/CHE/2014;2014.10.23 US 14/521,81.一种多阈值CMOS时序电路，其包括：第一锁存器电路，其由具有第一范围内的阈值电压且从可切换电压节点供电的晶体管形成，以在所述时序电路的有源模式操作期间提供存储至少一个数据位的主数据路径；及第二锁存器电路，其包含：反相器，其由从连续电压节点选择性地供电且具有高于所述第一范围的第二范围内的阈值电压的晶体管形成，所述第二锁存器电路的所述反相器在所述时序电路的低电力保持模式操作内选择性地操作，以锁存从所述第一锁存器电路转移的所述至少一个数据位；转移门，其由具有所述第二范围内的阈值电压的晶体管形成，且在从有源到低电力保持模式的转变期间在所述第一锁存器电路与所述第二锁存器电路之间提供数据转移路径且反之亦然，传输门操作以在所述时序电路的有源模式与低电力保持模式操作两者期间使所述第一锁存器电路及所述第二锁存器电路与彼此断开；及第二切换电路，其选择性地操作以在所述时序电路的有源模式操作期间使所述第二锁存器电路的所述反相器从连续电压节点断开。2.根据权利要求1所述的时序电路：其中所述第一锁存器电路包含：第一转移门，其选择性地操作以在时钟信号处于第一状态时耦合第一锁存器输入节点与第一锁存器节点，且在所述时钟信号处于第二状态时使所述第一锁存器输入节点从所述第一锁存器节点解耦；第一反相器或第一逻辑门，其从所述可切换电压节点供电且包含与所述第一锁存器节点耦合的第一反相器或逻辑门输入；第二反相器或第二逻辑门，其从所述可切换电压节点供电且包含与所述第一反相器或逻辑门的输出耦合的第二反相器或逻辑门输入；第二转移门，其选择性地操作以在所述时钟信号处于所述第一状态时使所述第二反相器或所述第二逻辑门的输出从第二锁存器节点解耦，且在所述时钟信号处于所述第二状态时耦合所述第二反相器或逻辑门的所述输出与所述第二锁存器节点；及第三转移门，其选择性地操作以在保持信号处于第一状态时使所述第二锁存器节点从所述第一锁存器节点解耦，且在所述保持信号处于第二状态时使所述第二锁存器节点从所述第一锁存器节点解耦；且其进一步包括：第一切换电路，其在所述时序电路的低电力保持模式操作内选择性地操作以当切换控制信号处于第一状态时，使所述可切换电压节点从连续电压节点解耦或使所述第一锁存器电路从接地节点解耦，且在所述时序电路的有源模式操作内选择性地操作以当所述切换控制信号处于第二状态时，使所述可切换电压节点耦合到所述连续电压节点或将所述第一锁存器电路耦合到所述接地节点；及控制电路，其以第一模式选择性地操作以在所述时序电路的低电力保持模式操作内，提供处于所述第一状态的所述保持信号及处于所述第一状态的所述切换控制信号，所述控制电路以第二模式选择性地操作以在所述时序电路的有源模式操作内提供处于所述第二状态的所述保持信号及处于所述第二状态的所述切换控制信号；其中所述第二锁存器电路包含：第四转移门，其选择性地操作以在转移信号处于第二状态时耦合所述第一锁存器节点与第四锁存器节点，且在所述转移信号处于第一状态时使所述第一锁存器节点从所述第四锁存器节点解耦；第三反相器，其包含与所述第四锁存器节点耦合的第三反相器输入；及第四反相器，其包含与所述第三反相器的输出耦合的第四反相器输入及与所述第四锁存器节点耦合的第四反相器输出；且其中所述第二切换电路选择性地操作以在所述保持信号处于所述第一状态且所述转移信号处于所述第二状态时耦合所述第三反相器的电力端子与所述连续电压节点，且在所述保持信号处于所述第二状态或所述转移信号处于所述第一状态时使所述第三反相器的所述电力端子从所述连续电压节点解耦，所述第二切换电路选择性地操作以在所述保持信号处于所述第一状态时耦合所述第四反相器的第一电力端子与所述连续电压节点，且耦合所述的第四反相器的第二电力端子与接地端子，且在所述保持信号处于所述第二状态时使所述第四反相器从所述连续电压节点及所述接地节点解耦。3.根据权利要求2所述的时序电路，其中所述第二电力切换电路包含：第一PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与所述控制电路耦合的栅极端子；第二PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与所述控制电路耦合的栅极端子；第三PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第四反相器的所述第一电力端子耦合的漏极端子及与所述控制电路耦合的栅极端子；及第一NMOS晶体管，其包含与所述第四反相器的所述第二电力端子耦合的漏极端子、与所述接地节点耦合的源极端子及与所述控制电路耦合的栅极端子。4.根据权利要求2所述的时序电路，其中所述时序电路是触发器，其包含：主锁存器电路，其由具有所述第一范围内的阈值电压的晶体管形成，所述主锁存器电路包含：第五转移门，其选择性地操作以在所述时钟信号处于所述第二状态时耦合主锁存器输入节点与触发器输入节点，且在所述时钟信号处于所述第一状态时使所述主锁存器输入节点从所述触发器输入节点解耦；第五反相器或第三逻辑门，其从所述可切换电压节点供电且包含与所述主锁存器节点耦合的第五反相器或第三逻辑门输入；第六转移门，其选择性地操作以在所述保持信号处于所述第一状态时使所述第五反相器或所述第三逻辑门的输出从所述第一锁存器输入节点解耦，且在所述保持信号处于所述第二状态时耦合所述第五反相器或所述第三逻辑门的所述输出与所述第一锁存器输入节点；第六反相器或第四逻辑门，其从所述可切换电压节点供电且包含与所述第一锁存器输入节点耦合的第六反相器或第四逻辑门输入；及第七转移门，其选择性地操作以在所述时钟信号处于所述第一状态时耦合所述第六反相器或所述第四逻辑门的输出与所述主锁存器输入节点，且在所述时钟信号处于所述第二状态时使所述第六反相器或所述第四逻辑门的所述输出从所述主锁存器输入节点解耦；其中所述第一锁存器电路是从锁存器，其包含从所述可切换电压节点供电的第七反相器，所述第五反相器包含与所述第一锁存器节点耦合的第七反相器输入及提供触发器数据输出的输出。5.根据权利要求4所述的时序电路，其中所述第二电力切换电路包含：PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与所述控制电路耦合的栅极端子；第二PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与所述控制电路耦合的栅极端子；第三PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第四反相器的所述第一电力端子耦合的漏极端子及与所述控制电路耦合的栅极端子；及第一NMOS晶体管，其包含与所述第四反相器的所述第二电力端子耦合的漏极端子、与所述接地节点耦合的源极端子及与所述控制电路耦合的栅极端子。6.根据权利要求4所述的时序电路：其中所述控制电路进行操作以实施电力下降序列以从所述时序电路的所述有源模式操作转变到所述时序电路的所述低电力保持模式操作，所述电力下降序列包含：第一电力下降相位，其中所述控制电路提供处于所述第二状态的所述保持信号，处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第一电力下降相位之后的第二电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第二电力下降相位之后的第三电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第二状态的所述转移信号；及所述第三电力下降相位之后的第四电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第一状态的所述转移信号；且其中所述控制电路进行操作以实施电力提高序列以从所述时序电路的所述低电力保持模式操作转变到所述时序电路的所述有源模式操作，所述电力提高序列包含：第一电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号，处于所述第一状态的所述切换控制信号及处于所述第一状态的所述转移信号；所述第一电力提高相位之后的第二电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第二电力提高相位之后的第三电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；及所述第三电力提高相位之后的第四电力提高相位，其中所述控制电路提供处于所述第二状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号。7.根据权利要求6所述的时序电路，其包括：正向偏置电路，其根据正向偏置控制信号选择性地操作以将正向偏置电压施加于所述时序电路的至少一些晶体管；其中所述控制电路选择性地操作以提供处于第一状态的所述正向偏置控制信号以在所述电力下降序列及所述电力提高序列中致使所述正向偏置电路在所述时序电路的有源模式操作内以所述第二模式施加所述正向偏置电压；且其中所述控制电路选择性地操作以提供处于第二状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的低电力保持模式操作内抑制以所述第一模式施加所述正向偏置电压。8.根据权利要求4所述的时序电路，其包括：正向偏置电路，其根据正向偏置控制信号选择性地操作以将正向偏置电压施加于所述时序电路的至少一些晶体管；其中所述控制电路选择性地操作以提供处于第一状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的有源模式操作内以所述第二模式施加所述正向偏置电压；且其中所述控制电路选择性地操作以提供处于第二状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的低电力保持模式操作内抑制以所述第一模式施加所述正向偏置电压。9.根据权利要求4所述的时序电路，其中所述第一切换电路包含：具有所述第二范围内的阈值电压的电力切换晶体管，所述电力切换晶体管包含与所述连续电压节点耦合的源极端子、与所述可切换电压节点耦合的漏极端子及接收所述切换控制信号的栅极端子。10.根据权利要求2所述的时序电路，其中所述第一切换电路包含：具有所述第二范围内的阈值电压的电力切换晶体管，所述电力切换晶体管包含与所述连续电压节点耦合的源极端子、与所述可切换电压节点耦合的漏极端子及接收所述切换控制信号的栅极端子。11.根据权利要求2所述的时序电路，其包括：正向偏置电路，其根据正向偏置控制信号选择性地操作以将正向偏置电压施加于所述时序电路的至少一些晶体管；其中所述控制电路选择性地操作以提供处于第一状态的所述正向偏置控制信号以致使所述正向偏置电路...

【专利技术属性】
技术研发人员：V·K·辛哈，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US