一种锁存器电路制造技术

本发明专利技术实施例公开了锁存器电路，其中的一种锁存器电路至少可包括：输入级，至少用于接收时钟信号和数据控制信号；放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值；以及时钟门控电路，耦接于所述放大级，用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径。实时本发明专利技术实施例可减少电源电压与接地电压之间的短路电流和/或改善锁存器后续的DAC电路的线性度。

【技术实现步骤摘要】
本申请要求申请日为2015年05月14日，申请号为62/161,601的美国临时申请的优先权，该美国临时申请的全部内容均包含在本申请中。
本专利技术涉及集成电路领域，尤其涉及一种锁存器电路。
技术介绍
在传统的数字-模拟转换器(Digital-to-Analog Converter，DAC)锁存器电路中，当所述锁存器电路输出另一个数据值(例如，输出数据从“0”变为“1”)给所述DAC，在电源电压(supply voltage)和接地电压(ground voltage)之间会产生瞬态短路电流(short-circuit current)。而该短路电流可能在电源线上引起依赖数据的波纹(ripple)，并且电源电压的依赖数据的波纹可能对传感器电路，例如，所述DAC中的开关，造成重大影响，这些影响可表现为使所期望的信号带宽的信号噪声比(Signal-to-Noise Ratio，SNR)和总谐波失真(Total Harmonic Distortion，THD)降低。
技术实现思路
本专利技术提供锁存器电路，以减少电源电压与接地电压之间的短路电流和/或改善锁存器后续的DAC电路的线性度。本专利技术提供的一种锁存器电路至少可包括：输入级，至少用于接收时钟信号和数据控制信号；放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值；以及时钟门控电路，耦接于所述放大级，用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径。本专利技术提供的另一种锁存器电路至少可包括：输入级，至少用于接收时钟信号和数据控制信号；放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值和相应的反向数据值；以及交叉点控制电路，耦接于所述输入级和所述放大级，用于当所述数据
值转变时，控制所述数据值和所述相应的反向数据值的交叉点。在本专利技术的实施例中，锁存器电路包括时钟门控电路和/或交叉点控制电路，以减少电源电压与接地电压之间的短路电流和/或改善锁存器后续的DAC电路的线性度。【附图说明】图1依据本专利技术的一个实施例示出了模拟-数字转换器(Analog-to-Digital Converter，ADC)的示意图。图2依据本专利技术的一个实施例示出了DAC锁存器中的锁存器电路和DAC中的电流DAC单元。图3依据本专利技术的一个实施例示出了锁存器电路的详细结构。图4依据本专利技术的一个实施例示出了预先存储了数据值Q＝“0”和反向数据值QB＝“1”，且数据控制信号S从低电压上升为高电压的锁存器电路。图5示出了当数据值和反向数据值用于驱动DAC的P型开关时，所述数据值和所述反向数据值的交叉点小于中间电压。图6示出了当数据值和反向数据值用于驱动DAC的N型开关时，所述数据值和所述反向数据值的交叉点大于中间电压。【具体实施方式】在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本专利技术的较佳方式，目的在于说明本专利技术的精神而非用以限定本专利技术的保护范围，本专利技术的保护范围当视后附的权利要求所界定者为准。请参考图1，其依据本专利技术的一个实施例示出了模拟-数字转换器
(Analog-to-Digital Converter，ADC)100的示意图。在该实施例中，ADC 100为连续时间delta-sigma调制器类型的ADC。如图1所示，ADC 100包括第一加法电路110、回路滤波器120、提取电路130、第二加法电路140、量化器150、相位延迟/调整电路160、动态元件匹配(Dynamic Element Matching，DEM)电路170、数字-模拟转换器(DAC)锁存器180以及数字-模拟转换器(DAC)190。在该实施例中，回路滤波器120包括多个串联连接的放大级，其中，每一个放大级可通过积分器(integrator)实施。在ADC 100的操作中，第一加法电路110接收输入信号Vi(t)和反馈信号VFB，并通过从输入信号Vi(t)中减去反馈信号VFB来产生残留信号(residual signal)VR。接着，回路滤波器120对所述残留信号VR进行滤波；与此同时，提取电路130从所述多个放大级中的至少一级提取电流，并将所述提取的电流前馈给后续放大级中的其中一个，在本实施例中，所述提取电流被前馈给最后一级放大级的一个输出节点。第二加法电路140将所述提取电流和回路滤波器120的输出电流进行合并，以产生滤波后的残留信号。量化器150基于所述滤波后的残留信号产生数字输出Dout。接着，所述数字输出Dout由相位延迟/调节电路160、动态元件匹配电路170以及DAC锁存器电路180进行处理，DAC190对DAC锁存器电路180输出的信号进行数字-模拟转换操作，以产生反馈信号VFB给第一加法电路110。本专利技术的一个特点为对DAC锁存器180进行设计，以减少短路电流的影响，以便改善DAC 190的线性度。因此，后续的描述将省略其他的元件。请参考图2，其依据本专利技术的一个实施例示出了DAC锁存器180中的锁存器电路和DAC 190中的电流DAC单元。如图2所示，动态元件匹配电路170产生15个数据控制信号，其中，每一个所述数据控制信号输入至DAC锁存器180的锁存器电路210和220。接着，锁存器电路210根据时钟信号CK和接收的数据控制信号输出数据值Q和它的反向(inverted)数据值QB给P型(P-type)开关PSW1和PSW2，锁存器电路220根据时钟信号CK和接收的数据控制信号输出数据值Q和它的反向数据值QB给N型(N-type)开关NSW1和NSW2，以便输出信号给端子T1和T2，其中，输出至端子T1和T2的信号形成反馈信号VFB的一部分，如图所示，开关PSW1和PSW2和开关NSW1和NSW2通过电流源I_DAC1从电源获取电流，以及通过I_DAC2将电流传输到地。图3依据本专利技术的一个实施例示出了锁存器电路300的详细结构。其中，该锁存器电路300可为图2中所示出的锁存器电路210或220。如图3所示，锁存器电
路300包括输入级310、放大级、时钟门控电路320以及交叉点控制电路330。输入级310包括耦接于第二输出端N2和接地电压GND之间共源共栅(cascode)连接的第一输入N通道金属氧化物半导体(N-channel Metal Oxide Semiconductor，NMOS)ML1和第二输入NMOS ML2，其中，数据控制信本文档来自技高网...

【技术保护点】
一种锁存器电路，其特征在于，包括：输入级，至少用于接收时钟信号和数据控制信号；放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值；以及时钟门控电路，耦接于所述放大级，用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径。

【技术特征摘要】
2015.05.14 US 62/161,601;2016.02.16 US 15/044,1141.一种锁存器电路，其特征在于，包括：输入级，至少用于接收时钟信号和数据控制信号；放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值；以及时钟门控电路，耦接于所述放大级，用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径。2.如权利要求1所述的锁存器电路，其特征在于，所述时钟门控电路用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径来避免流经所述电源电压、所述放大级、所述输入级以及所述接地电压的短路电流。3.如权利要求1所述的锁存器电路，其特征在于，所述时钟门控电路包括由所述时钟信号控制的多个开关。4.如权利要求1所述的锁存器电路，其特征在于，所述放大级包括：第一N通道金属氧化物半导体和第二N通道金属氧化物半导体，其中，所述第一N通道金属氧化物半导体的源极和所述第二N通道金属氧化物半导体的源极耦接于所述接地电压；第一P通道金属氧化物半导体和第二P通道金属氧化物半导体，其中，所述所述第一P通道金属氧化物半导体的源极和所述第二P通道金属氧化物半导体的源极耦接于所述电源电压；以及包括第一输出端和第二输出端的差分输出端，其中，所述第一输出端耦接于所述第一N通道金属氧化物半导体的栅极和所述第一P通道金属氧化物半导体的栅极，所述第二输出端耦接于所述第二N通道金属氧化物半导体的栅极和所述第二P通道金属氧化物半导体的栅极；其中，所述时钟门控电路用于将所述第一输出端耦接至所述第二N通道金属氧化物半导体的漏极和所述第二P通道金属氧化物半导体的漏极，或者，用于将所述第二输出端耦接至所述第一N通道金属氧化物半导体的漏极和所述第一P通道金属氧化物半导体的漏极。5.如权利要求4所述的锁存器电路，其特征在于，所述时钟门控电路包括多个开关，所述多个开关中的至少一部分耦接于所述第一P通道金属氧化物半导体和所述第二输出端之间，以及耦接于所述第二P通道金属氧化物半导体和
\t所述第一输出端之间，所述多个开关中的该至少一部分由所述时钟信号控制。6.如权利要求5所述的锁存器电路，其特征在于，所述多个开关中的另一部分耦接于所述第一N通道金属氧化物半导体和所述第二输出端之间，以及耦接于所述第二N通道金属氧化物半导体和所述第一输出端之间，所述多个开关中该另一部分由所述时钟信号的反向信号控制。7.如权利要求5所述的锁存器电路，其特征在于，所述输入级包括：耦接在所述第二输出端和所述接地电压之间且共源共栅连接的第一输入N通道金属氧化物半导体和第二输入N通道金属氧化物半导体，其中，所述第一输入N通道金属氧化物半导体和所述第二输入N通道金属氧化物半导体分别由所述数据控制信号和所述时钟信号控制；以及耦接在所述第一输出端和所述接地电压之间且共源共栅连接的第三输入N通道金属氧化物半导体和第四输入N通道金属氧化物半导体，其中，所述第三输入N通道金属氧化物半导体和所述第四输入N通道金属氧化物半导体分别由所述数据控制信号的反向信号和所述时钟信号控制。8.如权利要求7所述的锁存器电路，其特征在于，当所述时钟信号从低电压转变为高电压时，所述至少一部分开关在所述第一输入N通道金属氧化物半导体接通之前断开。9.如权利要求1所述的锁存器电路，其特征在于，所述放大级用于根据所述时钟信号和所述数据控制信号输出所述数据值和相应的反向数据值，所述锁存器还包括：交叉点控制电路，耦接于所述放大级和所述输入级，用于控制所述数据值和所述相应的反向数据值的交叉点，以使所述交叉点在所述数据值转变时不位于中间电压。10.如权利要求9所述的锁存器电路，其特征在于，所述交叉点控制电路中的至少一个晶体管的尺寸与所述输入级中的至少一个晶体管的尺寸不同。11.如权利要求9所述的锁存器电路，其特征在于，所述输入级包括：耦接在所述第二输出端和所述接地电压之间且共源共栅连接的第一输入N通道金属氧化物半导体和第二输入N通道金属氧化物半导体，其中，所述第一输入N通道金属氧化物半导体和所述第二输入N通道金属氧化物半导体分别由所述数据控制信号和所述时钟信号控制；以及耦接在所述第一输出端和所述接地电压之间且共...

【专利技术属性】
技术研发人员：何丞谚，林育信，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71