一种抗单粒子翻转的SR锁存器制造技术

本发明专利技术公开了一种抗单粒子翻转的SR锁存器，包括第一信号输出端口、第二信号输出端口、电源、第一存储节点、第二存储节点、第一信号输入端口、第二信号输入端口、第三信号输入端口、第四信号输入端口、第一控制节点、第二控制节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管。本发明专利技术写入速度快，延迟短，符合抗辐射高速度集成电路的要求。

【技术实现步骤摘要】
一种抗单粒子翻转的SR锁存器
本专利技术属于集成电路
，涉及一种抗单粒子翻转的SR锁存器。
技术介绍
单粒子效应已经成为航空航天领域电子系统主要的可靠性问题之一。影响SR锁存器的单粒子效应主要是单粒子翻转效应。因此需要对SR锁存器进行抗单粒子翻转的加固措施。高性能的抗辐照SR锁存器具有临界电荷大，翻转恢复时间短，写入速度快，驱动能力强，功耗低的特点。Sung-MoKang和YusufLeblebici写的(CMOSDigitalIntergratedCircuitsAnalysisandDesign,ThirdEdition,248-249)中提到的基于与非门或者或非门的SR锁存器不具有抗单粒子翻转的能力，写入速度慢，上升延迟和下降延迟差一个门延迟，且驱动能力弱。Jahinuzzaman发表的(JahinuzzamanSM,RennieDJ,SachdevM.Asofterrortolerant10TSRAMbit-cellwithdifferentialreadcapability[J].NuclearScience,IEEETransactionsonNuclearScience,2009,56(6):3768-3773.)中提到的Quatro-10T单元有静态功耗和静态噪声容限高的特点，但是写入延迟较大，并且存储节点对不同电平的翻转恢复能力有很大的差别。段健发表的(段健.一种SEU/SET加固SAFF设计.西安文理学院学报：自然科学版，2011，14(3)：80-82)中提到的基于保护门的SR锁存器可以利用上下级电路的冗余节点屏蔽翻转节点的电平变换，实现抗SEU的效果，但是在面积、功耗和速度上的代价很大。黄晔等人发表的(黄晔,程秀兰.SEU/SET加固D触发器的设计与分析.半导体技术，2009，34(1)：69-72)中提出的保护门锁存器利用时间冗余技术实现抗SEU/SET能力，但是信号传输速度受到延迟的限制，不适合高速电路的应用。
技术实现思路
本专利技术的目的在于克服上述现有技术的缺点，提供了一种抗单粒子翻转的SR锁存器，该锁存器写入速度快，延迟短，符合抗辐射高速度集成电路的要求。为达到上述目的，本专利技术所述的抗单粒子翻转的SR锁存器包括第一信号输出端口、第二信号输出端口、电源、第一存储节点、第二存储节点、第一信号输入端口、第二信号输入端口、第三信号输入端口、第四信号输入端口、第一控制节点、第二控制节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管；所述第一PMOS管的漏极及栅极分别与第二控制节点及第一控制节点相连接，第一PMOS管的源极及衬底与电源相连接；所述第二PMOS管的漏极及栅极分别与第一控制节点及第二控制节点相连接，第二PMOS管的源极及衬底与电源相连接；所述第三PMOS管的栅极及漏极分别与第一信号输入端口及第七PMOS管的源极相连接，第三PMOS管的源极及衬底与电源相连接；所述第四PMOS管的栅极及漏极分别与第二信号输入端口及第八PMOS管的源极相连接，第四PMOS管的源极及衬底与电源VDD相连接；所述第五PMOS管的栅极及漏极分别与第四信号输入端口及第一存储节点相连接，第五PMOS管的源极及衬底与电源相连接；所述第六PMOS管的栅极及漏极分别与第三信号输入端口及第二存储节点相连接，第六PMOS管的源极及衬底与电源相连接；所述第七PMOS管的栅极及漏极分别与第二控制节点及第一存储节点相连接，第七PMOS管的衬底与电源相连接；所述第八PMOS管的栅极及漏极分别与第一控制节点及第二存储节点相连接，第八PMOS管的衬底与电源相连接；所述第一NMOS管的栅极及漏极分别与第四信号输入端口及第五NMOS管的源极相连接，第一NMOS管的源极及衬底均接地；所述第二NMOS管的栅极及漏极分别与第三信号输入端口及第六NMOS管的源极相连接，第二NMOS管的源极及衬底均接地；所述第三NMOS管的栅极及漏极分别与第一信号输入端口及第一存储节点相连接，第三NMOS管的源极及衬底均接地；所述第四NMOS管的栅极及漏极分别与第二信号输入端口及第二存储节点相连接，第四NMOS管的源极及衬底均接地；所述第五NMOS管的栅极及漏极分别与第二存储节点及第一存储节点相连接，第五NMOS管的衬底接地；所述第六NMOS管的栅极及漏极分别与第一存储节点及第二存储节点相连接，第六NMOS管的衬底接地；所述第七NMOS管的栅极及漏极分别与第二信号输入端口及第二控制节点相连接，第七NMOS管的源极及衬底均接地；所述第八NMOS管的栅极及漏极分别与第一存储节点及第二控制节点相连接，第八NMOS管的源极及衬底均接地；所述第九NMOS管的栅极及漏极分别与第二存储节点及第一控制节点相连接，第九NMOS管的源极及衬底均接地；所述第十NMOS管的栅极及漏极分别与第一信号输入端口及第一控制节点相连接，第十NMOS管的源极及衬底均接地；所述第一信号输出端口与第一存储节点相连接，第二信号输出端口与第二存储节点相连接。所述第三PMOS管、第五PMOS管及第七PMOS管组成第一存储节点的两路上拉路径；所述第四PMOS管、第六PMOS管、及第八PMOS管组成第二存储节点的两路上拉路径。所述第一NMOS管、第三NMOS管及第五NMOS管组成第一存储节点的两路下拉路径；第二NMOS管、第四NMOS管及第六NMOS管组成第二存储节点的两路下拉路径。本专利技术具有以下有益效果：本专利技术所述的抗单粒子翻转的SR锁存器在工作时，通过第一信号输入端口、第二信号输入端口、第三信号输入端口及第四信号输入端口控制上拉路径及下拉路径，在写入操作时，第一存储节点及第二存储节点保持路径完全关断，从而使本专利技术所述的抗单粒子翻转的锁存器具有高度的写入能力，并且延迟时间短，与现有的SR锁存器相比，本专利技术具有良好的抗单粒子翻转能力，符合抗辐射高速度集成电路的要求。附图说明图1为本专利技术的结构示意图。具体实施方式下面结合附图对本专利技术做进一步详细描述：参考图1，本专利技术所述的抗单粒子翻转的SR锁存器包括第一信号输出端口、第二信号输出端口、第一存储节点Q、第二存储节点QB、第一信号输入端口R、第二信号输入端口S、第三信号输入端口RB、第四信号输入端口SB、第一控制节点P、第二控制节点PB、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9及第十NMOS管MN10；所述第一PMOS管MP1的漏极及栅极分别与第二控制节点PB及第一控制节点P相连接，第一PMOS管MP1的源极及衬底与电源VDD相连接；所述第二PMOS管MP2的漏极及栅极分别与第一控制本文档来自技高网...

【技术保护点】
一种抗单粒子翻转的SR锁存器，其特征在于，包括电源(VDD)、第一信号输出端口、第二信号输出端口、第一存储节点(Q)、第二存储节点(QB)、第一信号输入端口(R)、第二信号输入端口(S)、第三信号输入端口(RB)、第四信号输入端口(SB)、第一控制节点(P)、第二控制节点(PB)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)及第十NMOS管(MN10)；所述第一PMOS管(MP1)的漏极及栅极分别与第二控制节点(PB)及第一控制节点(P)相连接，第一PMOS管(MP1)的源极及衬底与电源(VDD)相连接；所述第二PMOS管(MP2)的漏极及栅极分别与第一控制节点(P)及第二控制节点(PB)相连接，第二PMOS管(MP2)的源极及衬底与电源(VDD)相连接；所述第三PMOS管(MP3)的栅极及漏极分别与第一信号输入端口(R)及第七PMOS管(MP7)的源极相连接，第三PMOS管(MP3)的源极及衬底与电源(VDD)相连接；所述第四PMOS管(MP4)的栅极及漏极分别与第二信号输入端口(S)及第八PMOS管(MP8)的源极相连接，第四PMOS管(MP4)的源极及衬底与电源(VDD)相连接；所述第五PMOS管(MP5)的栅极及漏极分别与第四信号输入端口(SB)及第一存储节点(Q)相连接，第五PMOS管(MP5)的源极及衬底与电源(VDD)相连接；所述第六PMOS管(MP6)的栅极及漏极分别与第三信号输入端口(RB)及第二存储节点(QB)相连接，第六PMOS管(MP6)的源极及衬底与电源(VDD)相连接；所述第七PMOS管(MP7)的栅极及漏极分别与第二控制节点(PB)及第一存储节点(Q)相连接，第七PMOS管(MP7)的衬底与电源(VDD)相连接；所述第八PMOS管(MP8)的栅极及漏极分别与第一控制节点(P)及第二存储节点(QB)相连接，第八PMOS管(MP8)的衬底与电源(VDD)相连接；所述第一NMOS管(MN1)的栅极及漏极分别与第四信号输入端口(SB)及第五NMOS管(MN5)的源极相连接，第一NMOS管(MN1)的源极及衬底均接地；所述第二NMOS管(MN2)的栅极及漏极分别与第三信号输入端口(RB)及第六NMOS管(MN6)的源极相连接，第二NMOS管(MN2)的源极及衬底均接地；所述第三NMOS管(MN3)的栅极及漏极分别与第一信号输入端口(R)及第一存储节点(Q)相连接，第三NMOS管(MN3)的源极及衬底均接地；所述第四NMOS管(MN4)的栅极及漏极分别与第二信号输入端口(S)及第二存储节点(QB)相连接，第四NMOS管(MN4)的源极及衬底均接地；所述第五NMOS管(MN5)的栅极及漏极分别与第二存储节点(QB)及第一存储节点(Q)相连接，第五NMOS管(MN5)的衬底接地；所述第六NMOS管(MN6)的栅极及漏极分别与第一存储节点(Q)及第二存储节点(QB)相连接，第六NMOS管(MN6)的衬底接地；所述第七NMOS管(MN7)的栅极及漏极分别与第二信号输入端口(S)及第二控制节点(PB)相连接，第七NMOS管(MN7)的源极及衬底均接地；所述第八NMOS管(MN8)的栅极及漏极分别与第一存储节点(Q)及第二控制节点(PB)相连接，第八NMOS管(MN8)的源极及衬底均接地；所述第九NMOS管(MN9)的栅极及漏极分别与第二存储节点(QB)及第一控制节点(P)相连接，第九NMOS管(MN9)的源极及衬底均接地；所述第十NMOS管(MN10)的栅极及漏极分别与第一信号输入端口(R)及第一控制节点(P)相连接，第十NMOS管(MN10)的源极及衬底均接地；所述第一信号输出端口与第一存储节点(Q)相连接，第二信号输出端口与第二存储节点(QB)相连接。...

【技术特征摘要】
1.一种抗单粒子翻转的SR锁存器，其特征在于，包括电源(VDD)、第一信号输出端口、第二信号输出端口、第一存储节点(Q)、第二存储节点(QB)、第一信号输入端口(R)、第二信号输入端口(S)、第三信号输入端口(RB)、第四信号输入端口(SB)、第一控制节点(P)、第二控制节点(PB)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)及第十NMOS管(MN10)；所述第一PMOS管(MP1)的漏极及栅极分别与第二控制节点(PB)及第一控制节点(P)相连接，第一PMOS管(MP1)的源极及衬底与电源(VDD)相连接；所述第二PMOS管(MP2)的漏极及栅极分别与第一控制节点(P)及第二控制节点(PB)相连接，第二PMOS管(MP2)的源极及衬底与电源(VDD)相连接；所述第三PMOS管(MP3)的栅极及漏极分别与第一信号输入端口(R)及第七PMOS管(MP7)的源极相连接，第三PMOS管(MP3)的源极及衬底与电源(VDD)相连接；所述第四PMOS管(MP4)的栅极及漏极分别与第二信号输入端口(S)及第八PMOS管(MP8)的源极相连接，第四PMOS管(MP4)的源极及衬底与电源(VDD)相连接；所述第五PMOS管(MP5)的栅极及漏极分别与第四信号输入端口(SB)及第一存储节点(Q)相连接，第五PMOS管(MP5)的源极及衬底与电源(VDD)相连接；所述第六PMOS管(MP6)的栅极及漏极分别与第三信号输入端口(RB)及第二存储节点(QB)相连接，第六PMOS管(MP6)的源极及衬底与电源(VDD)相连接；所述第七PMOS管(MP7)的栅极及漏极分别与第二控制节点(PB)及第一存储节点(Q)相连接，第七PMOS管(MP7)的衬底与电源(VDD)相连接；所述第八PMOS管(MP8)的栅极及漏极分别与第一控制节点(P)及第二存储节点(QB)相连接，第八PMOS管(MP8)的衬底与电源(VDD)相连接；所述第一NMOS管(MN1)的栅极及漏极分别...

【专利技术属性】
技术研发人员：张国和，段国栋，曾云霖，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：陕西;61