一种抗单粒子翻转的同步置位D触发器制造技术

本发明专利技术适用于D触发器技术领域，提供了一种抗单粒子翻转的同步置位D触发器。该D触发器包括：时钟信号输入电路、置位信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，主锁存器和从锁存器均为双模冗余加固的锁存器。相较于现有技术，本发明专利技术通过在主锁存器和从锁存器前增加缓冲电路，提高了同步置位D触发器的抗单粒子翻转能力，对主锁存器和从锁存器进行双模冗余加固，即分离成互为冗余的C

【技术实现步骤摘要】
一种抗单粒子翻转的同步置位D触发器
本专利技术属于D触发器
，尤其涉及一种抗单粒子翻转的同步置位D触发器。
技术介绍
宇宙空间中存在大量高能粒子(质子、电子、重离子等)，集成电路中的时序电路受到这些高能粒子轰击后，其保持的状态有可能发生翻转，此效应称为单粒子翻转效应，单粒子轰击集成电路的LET(线性能量转移)值越高，越容易产生单粒子翻转效应。集成电路中的组合电路受到这些高能粒子轰击后，有可能产生瞬时电脉冲，此效应称为单粒子瞬态效应，单粒子轰击集成电路的LET值越高，产生的瞬时电脉冲持续时间越长，电脉冲越容易被时序电路采集。如果时序电路的状态发生错误翻转，或者单粒子瞬态效应产生的瞬时电脉冲被时序电路错误采集，都会造成集成电路工作不稳定甚至产生致命的错误，这在航天、军事领域尤为严重。因此，对集成电路进行加固从而减少单粒子翻转效应和单粒子瞬态效应越来越重要。D触发器是集成电路中使用最多的时序单元结构之一，其对单粒子翻转的抗性决定了整个集成电路抗单粒子的能力。在有些集成电路中，需要D触发器的状态是可控的，比如能够强制D触发器输入低电平。在现有的D触发器的结构基础上增加同步置位信号输入端和同步置位电路，可以实现D触发器的同步置位结构，能通过同步置位信号来控制D触发器的同步置位功能，但这种可同步置位D触发器抗单粒子翻转能力较差，不适合应用于高可靠性的集成电路芯片。
技术实现思路
本专利技术实施例提供了一种抗单粒子翻转的同步置位D触发器，旨在解决现有技术中同步置位D触发器抗单粒子翻转能力不高的问题。本专利技术实施例提供了一种抗单粒子翻转的同步置位D触发器，所述同步置位D触发器包括：时钟信号输入电路、置位信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，所述主锁存器和所述从锁存器均为双模冗余加固的锁存器；所述同步置位D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CLK、置位信号输入端S和数据信号输入端D，两个所述输出端分别为第一输出端Q和第二输出端QN；所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述置位信号输入电路、所述主锁存器和所述从锁存器连接；所述置位信号输入电路还分别与所述置位信号输入端S、所述主锁存器和所述从锁存器连接；所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接；所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接；所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接。从上述本专利技术实施例可知，相较于现有技术，本专利技术通过在主锁存器和从锁存器前增加缓冲电路，提高了同步置位D触发器的抗单粒子翻转能力，对主锁存器和从锁存器进行双模冗余加固，即分离成互为冗余的C2MOS电路中的上拉PMOS管和下拉NMOS管，避免了从锁存器中可能由单粒子瞬态脉冲导致的反馈回路，对主锁存器和从锁存器电路中C2MOS电路进行改进，通过CMOS传输门来实现时钟信号对电路的控制，进一步提高了同步置位D触发器的抗单粒子翻转能力。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是现有技术中的基于DICE结构的C单元电路的电路结构示意图；图2是本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器的结构示意图；图3是本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器中时钟信号输入电路的电路结构示意图；图4是本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器中置位信号输入电路的电路结构示意图；图5是本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器中主锁存器缓冲电路的电路结构示意图；图6是本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器中主锁存器的电路结构示意图；图7是本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器中从锁存器缓冲电路的电路结构示意图；图8是本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器中从锁存器的电路结构示意图。具体实施方式为使得本专利技术实施例的专利技术目的、特征、优点能够更加的明显和易懂，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而非全部实施例。基于本专利技术中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参阅图1，图1为基于DICE结构的C单元电路的电路结构示意图，该基于DICE结构的C单元电路包括：第一信号输入端IN1、第二信号输入端IN2、信号输出端OUT、P沟道MOS管MP1、P沟道MOS管MP2、N沟道MOS管MN1、N沟道MOS管MN2。MP1和MP2的衬底接电源VDD(图中未示出)，MN1和MN2的衬底接地(图中未示出)。其中，MP1的栅极接第一信号输入端IN1，源极接电源VDD，漏极接MP2的源极；MP2的栅极接第二信号输入端IN2，漏极接信号输出端OUT；MN1的栅极接第一信号输入端IN1，源极接MN2的漏极，漏极接信号输出端OUT；MN2的栅极接第二信号输入端IN2，源极接地。当C单元电路的第一信号输入端IN1和第二信号输入端IN2的逻辑值相同时(都为0或者都为1)，信号输出端OUT提供与第一信号输入端IN1及第二信号输入端IN2相反的逻辑值，此时C单元电路表现为反相器；当第一信号输入端IN1和第二信号输入端IN2的逻辑值不同时(一个为0而另一个为1)，信号输出端OUT进入保持状态，提供之前状态下的逻辑值。因此，C单元可以用来屏蔽节点的逻辑翻转，避免第一信号输入端IN1或第二信号输入端IN2的瞬态逻辑翻转影响到输出端OUT。请参阅图2，图2为本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器的结构示意图，该同步置位D触发器包括：时钟信号输入电路1、置位信号输入电路2、主锁存器缓冲电路3、从锁存器缓冲电路4、主锁存器5及从锁存器6，主锁存器5和从锁存器6均为双模冗余加固的锁存器。该同步置位D触发器有三个输入端和两个输出端，三个输入端分别为时钟信号输入端CLK、置位信号输入端S和数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN。其中，时钟信号输入端CLK输入的时钟信号为CLK0，置位信号输入端S输入的置位信号为S0，数据信号输入端D输入的数据信号为D0。时钟信号输入电路分别与时钟信号输入端CLK、置位信号输入电路、主锁存器和从锁存器连接；置位信号输入电路还分别与置位信号输入端S、主锁存器和从锁存器连接；主锁存器缓冲电路分别与数据信号输入端D、主锁存器连接；从锁存器缓冲电路分别与主锁存器、从锁存器连接；从锁存器还与第一输出端Q及第二输出端QN连接。请参阅图3，图3为本专利技术第一实施例提供的抗单粒子翻转的同步置位D触发器中时钟信号输入电路的电路结构示意图，该时钟信号输入电路包括：一个输入端和一个输出端，一个输入端为时钟信号输入端CLK，一个输出端为CLK1。该时钟信号输入电路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管组成。第一PMOS管、第二P本文档来自技高网...

【技术保护点】
一种抗单粒子翻转的同步置位D触发器，其特征在于，所述同步置位D触发器包括：时钟信号输入电路、置位信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，所述主锁存器和所述从锁存器均为双模冗余加固的锁存器；所述同步置位D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CLK、置位信号输入端S和数据信号输入端D，两个所述输出端分别为第一输出端Q和第二输出端QN；所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述置位信号输入电路、所述主锁存器和所述从锁存器连接；所述置位信号输入电路还分别与所述置位信号输入端S、所述主锁存器和所述从锁存器连接；所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接；所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接；所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接。

【技术特征摘要】
1.一种抗单粒子翻转的同步置位D触发器，其特征在于，所述同步置位D触发器包括：时钟信号输入电路、置位信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，所述主锁存器和所述从锁存器均为双模冗余加固的锁存器；所述同步置位D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CLK、置位信号输入端S和数据信号输入端D，两个所述输出端分别为第一输出端Q和第二输出端QN；所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述置位信号输入电路、所述主锁存器和所述从锁存器连接；所述置位信号输入电路还分别与所述置位信号输入端S、所述主锁存器和所述从锁存器连接；所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接；所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接；所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接。2.如权利要求1所述的抗单粒子翻转的同步置位D触发器，其特征在于，所述时钟信号输入电路有一个输入端和一个输出端，一个所述输入端为所述时钟信号输入端CLK，一个所述输出端为CLK1；所述时钟信号输入电路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管组成；所述第一PMOS管、所述第二PMOS管的衬底接电源VDD，所述第一NMOS管、所述第二NMOS管的衬底接地；所述第一PMOS管的栅极Pg1连接所述时钟信号输入端CLK，源极Ps1接电源VDD，漏极Pd1连接所述第二PMOS管的源极Ps2；所述第二PMOS管的栅极Pg2连接所述时钟信号输入端CLK，漏极Pd2连接CLK1；所述第一NMOS管的栅极Ng1连接所述时钟信号输入端CLK，源极Ns1连接所述第二NMOS管的漏极Nd2，漏极Nd1连接CLK1；所述第二NMOS管的栅极Ng2连接所述时钟信号输入端CLK，源极Ns2接地。3.如权利要求2所述的抗单粒子翻转的同步置位D触发器，其特征在于，所述置位信号输入电路有一个输入端和一个输出端，一个所述输入端为所述置位信号输入端S，一个所述输出端为S1；所述置位信号输入电路由第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管组成；所述第三PMOS管、所述第四PMOS管的衬底接电源VDD，所述第三NMOS管、所述第四NMOS管的衬底接地；所述第三PMOS管的栅极Pg3连接所述置位信号输入端S，源极Ps3接电源VDD，漏极Pd3连接所述第四PMOS管的源极Ps4；所述第四PMOS管的栅极Pg4连接所述置位信号输入端S，漏极Pd4连接S1；所述第三NMOS管的栅极Ng3连接所述置位信号输入端S，源极Ns3连接所述第四NMOS管的漏极Nd4，漏极Nd3连接S1；所述第四NMOS管的栅极Ng4连接所述置位信号输入端S，源极Ns4接地。4.如权利要求3所述的抗单粒子翻转的同步置位D触发器，其特征在于，所述主锁存器缓冲电路有一个输入端和两个输出端，一个所述输入端为所述数据信号输入端D，两个所述输出端分别为D1和D2；所述主锁存器缓冲电路由第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管组成；所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、所述第九PMOS管、所述第十PMOS管、所述第十一PMOS管、所述第十二PMOS管的衬底接电源VDD，所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS管、所述第十一NMOS管、所述第十二NMOS管的衬底接地；所述第五PMOS管的栅极Pg5连接所述数据信号输入端D，源极Ps5接电源VDD，漏极Pd5分别连接第六PMOS管的栅极Pg6、第五NMOS管的漏极Nd5、第六NMOS管的栅极Ng6；所述第五NMOS管的栅极Ng5连接所述数据信号输入端D，源极Ns5接地；所述第六PMOS管的源极Ps6接电源VDD，漏极Pd6分别连接第七PMOS管的栅极Pg7、第六NMOS管的漏极Nd6、第七NMOS管的栅极Ng7；所述第六NMOS管源极Ns6接地；所述第七PMOS管的源极Ps7接电源VDD，漏极Pd7分别连接第八PMOS管的栅极Pg8、第七NMOS管的漏极Nd7、第八NMOS管的栅极Ng8；所述第七NMOS管源极Ns7接地；所述第八PMOS管的源极Ps8接电源VDD，漏极Pd8分别连接第八NMOS管的漏极Nd8及D1；所述第八NMOS管的源极Ns8接地；所述第九PMOS管的栅极Pg9连接所述数据信号输入端D，源极Ps9接电源VDD，漏极Pd9分别连接所述第十PMOS管的栅极Pg10、所述第九NMOS管的漏极Nd9、所述第十二NMOS管的栅极Ng12；所述第九NMOS管的栅极Ng9分别连接所述第十PMOS管的漏极Pd10、所述第十一PMOS管的栅极Pg11、所述第十NMOS管的漏极Nd10，源极Ns9接地；所述第十PMOS管的源极Ps10接电源VDD；所述第十NMOS管的栅极Ng10分别连接所述第十一PMOS管的漏极Pd11、所述第十二PMOS管的栅极Pg12、所述第十一NMOS管的漏极Nd11，源极Ns10接地；所述第十一PMOS管的源极Ps11接电源VDD；所述第十一NMOS管的栅极Ng11分别连接所述第十二PMOS管的漏极Pd12、所述第十二NMOS管的漏极Nd12、数据信号输入端D及D2，源极Ns11接地；所述第十二PMOS管的源极Ps12接电源VDD；所述第十二NMOS管的源极Ns12接地。5.如权利要求4所述的抗单粒子翻转的同步置位D触发器，其特征在于，所述主锁存器有十二个输入端和一个输出端，其中，四个所述输入端分别与所述时钟信号输入端CLK连接，四个所述输入端分别与CLK1连接，两个所述输入端分别与S1连接，一个所述输入端与D1连接，一个所述输入端与D2连接；一个所述输出端为D3；所述主锁存器由第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管组成；所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管、所述第十七PMOS管、所述第十八PMOS管、所述第十九PMOS管、所述第二十PMOS管、所述第二十一PMOS管、所述第二十二PMOS管、所述第二十三PMOS管、所述第二十四PMOS管、所述第二十五PMOS管的衬底接电源VDD，所述第十三NMOS管、所述第十四NMOS管、所述第十五NMOS管、所述第十六NMOS管、所述第十七NMOS管、所述第十八NMOS管、所述第十九NMOS管、所述第二十NMOS管、所述第二十一NMOS管、所述第二十二NMOS管、所述第二十三NMOS管的衬底接地；所述第十三NMOS管的栅极Ng13连接CLK，源极Ns13分别连接第十三PMOS管的源极Ps13及D1，漏极Nd13分别连接所述第十三PMOS管的漏极Pd13、所述第十六NMOS管的源极Ns16、所述第十六PMOS管的源极Ps16、所述第十七NMOS管的栅极Ng17、所述第十八PMOS管的栅极Pg18、所述第十九NMOS管的栅极Ng19、所述第二十PMOS管的栅极Pg20；所述第十三PMOS管的栅极Pg13连接CLK1；所述第十四NMOS管的栅极Ng14连接CLK，源极Ns14分别连接第十四PMOS管的源极Ps14及D2，漏极Nd14分别连接所述第十四PMOS管的漏极Pd14、所述第十五NMOS管的源极Ns15、所述第十五PMOS管的源极Ps15、所述第十七PMOS管的栅极Pg17、所述第十八NMOS管的栅极Ng18、所述第十九PMOS管的栅极Pg19、所述第二十NMOS管的栅极Ng20；所述第十四PMOS管的栅极Pg14连接CLK1；所述第十五NMOS管的栅极Ng15连接CLK1，漏极Nd15分别连接所述第十五PMOS管的漏极Pd15、所述第二十一PMOS管的漏极Pd21、所述第二十一NMOS管的漏极Nd21、所述第二十三PMOS管的漏极Pd23；所述第十五PMOS管的栅极Pg15连接CLK；所述第十六NMOS管的栅极Ng16连接CLK1，漏极Nd16分别连接所述第十六PMOS管的漏极Pd16、所述第二十二PMOS管的漏极Pd22、所述第二十二NMOS管的漏极Nd22、所述第二十四PMOS管的漏极Pd24；所述第十六PMOS管的栅极Pg16连接CLK；所述第十七PMOS管的源极Ps17接电源VDD，漏极Pd17连接所述第十八PMOS管的源极Ps18；所述第十八PMOS管的漏极Pd18分别连接所述第十七NMO...

【专利技术属性】
技术研发人员：贺威，贺凌翔，张准，骆盛，吴庆阳，
申请(专利权)人：深圳大学，
类型：发明
国别省市：广东,44