可调触发电压的电源钳位静电放电电路、芯片及通信终端制造技术

本发明专利技术公开了一种可调触发电压的电源钳位静电放电电路、芯片及通信终端。该电源钳位静电放电电路包括定时器、触发器、锁存器、泄流电路，定时器的输出端与触发器的输入端连接，定时器的输出端与锁存器的一个输入端之间设置有第一反相器，触发器的输出端与锁存器的另一个输入端连接，锁存器的输出端与泄流电路连接；第一电阻的一端分别与触发器的输出端、锁存器的另一个输入端连接，另一端分别与锁存器的输出端、泄放电路连接。该电源钳位静电放电电路具有可调的触发电压，能够完成快速泄放静电电流以实现全面地保护电路元件。

Power supply clamp electrostatic discharge circuit with adjustable trigger voltage, chip and communication terminal

The invention discloses a power supply clamp electrostatic discharge circuit with adjustable trigger voltage, a chip and a communication terminal. The power clamp electrostatic discharge circuit comprises a timer, trigger, latch, discharge circuit, the output end of the timer and trigger is connected to the input end, a first inverter is arranged between the output end of the timer and an input end of the latch, and the output end of the trigger latch is another input connect the output latch lock, and leakage current circuit connection; another input end of the first resistor are respectively connected with the output end of the trigger, the latch is connected with the other end connected to the latch output and discharge connection circuit. The power clamp electrostatic discharge circuit has an adjustable trigger voltage, and can rapidly discharge electrostatic current so as to realize comprehensive protection of circuit components.

【技术实现步骤摘要】
可调触发电压的电源钳位静电放电电路、芯片及通信终端
本专利技术涉及一种可调触发电压的电源钳位静电放电电路，同时也涉及包括该电源钳位静电放电电路的集成电路芯片及相应的通信终端，属于射频集成电路

技术介绍
射频功率放大器大多数是基于SiGeBiCMOS技术制造而成的，其工作电压范围从3V到6V之间变化。在利用电池进行供电的射频系统中，通常使用包络跟踪法，以提供最佳的射频性能，且能够实现降低其功耗。在使用包络跟踪法时，包络跟踪电源电压是连续调整的，且能够在特定时刻提供所需的能量，在获得峰值效率的同时避免出现电源电压的尖峰。采用这种射频调制技术，尖峰的上升时间在20ns以内，使峰值电压能够达到与电池电压相同的高度。在目前的射频功率放大器的电路设计中，引入了静电放电(简写为ESD，下同)电源钳位技术，其能够抑制快速上升的高电压尖峰，并且在电压高于电源电压(3～6V)时发生触发，进行电源钳位。同时，在射频功率放大器的电路设计过程中还包含一些具有低击穿电压的CMOS器件，这些CMOS器件在1.8V和3.3V条件下工作。为了抑制射频功率放大器电路中的电压尖峰并且保护相关器件，在射频功率放大器电路的设计中需要加入具有低触发电压的电源钳位器。综上所述，在一个完整的混合信号射频集成电路设计中，射频功率放大器、附属I/O器件以及其它周边电路可能有不同的电源电压需求，为了能够较为全面地保护电路元件，需要开发多种具有不同触发电压的电源钳位静电放电电路。但不同的电源钳位静电放电电路需要专门根据电源需求进行定制，致使其开发工作具有很大的工作量。所以，为了使电源钳位静电放电电路实现较好的工作性能，设计一种具有可调触发电压的电源钳位静电放电电路在混合信号射频集成电路设计应用中具有重要意义。
技术实现思路
本专利技术所要解决的首要技术问题在于提供一种可调触发电压的电源钳位静电放电电路。本专利技术所要解决的另一技术问题在于提供一种包括该电源钳位静电放电电路的集成电路芯片及相应的通信终端。为了实现上述专利技术目的，本专利技术采用下述的技术方案：根据本专利技术实施例的第一方面，提供一种可调触发电压的电源钳位静电放电电路，包括定时器、触发器、锁存器、泄流电路，所述定时器的输出端与所述触发器的输入端连接，所述定时器的输出端与所述锁存器的一个输入端之间设置有第一反相器，所述触发器的输出端与所述锁存器的另一个输入端连接，所述锁存器的输出端与所述泄流电路连接；第一电阻的一端分别与所述触发器的输出端、所述锁存器的另一个输入端连接，另一端分别与所述锁存器的输出端、所述泄放电路连接。其中较优地，所述定时器采用RC时钟电路，所述RC时钟电路由一个电阻和一个电容串联构成，所述电阻的一端与电源电压连接，所述电阻的另一端与所述电容的上极板连接，所述电容的下极板接地；所述定时器用于检测区分是ESD脉冲还是正常的电源上电脉冲，并根据检测结果开启或关闭所述电源钳位静电放电电路。其中较优地，所述触发器由电阻分压器、第二NMOS晶体管、第二PMOS晶体管以及二极管组成；所述电阻分压器由第二电阻与第三电阻组成，所述第二电阻的一端与所述第三电阻的一端连接，所述第二电阻与所述第三电阻相连接的这一端分别与所述第二NMOS晶体管的漏极、所述二极管的阳极连接并相交于同一节点，所述二极管的阴极与所述锁存器的另一个输入端以及所述第一电阻的一端连接，所述第二电阻的另一端与所述第二PMOS晶体管的漏极连接，所述第三电阻的另一端、所述第二NMOS晶体管的源极分别接地，所述第二NMOS晶体管的栅极、所述第二PMOS晶体管的源极分别与电源电压连接，所述第二PMOS晶体管的栅极与所述定时器的输出端连接，通过改变所述电阻分压器的等效阻值，使所述触发器调节触发电压。其中较优地，所述触发器由MOSFET分压器与二极管组成；所述MOSFET分压器由第二NMOS晶体管、第二PMOS晶体管组成，所述第二PMOS晶体管的栅极与所述定时器的输出端连接，所述第二PMOS晶体管的源极与电源电压连接，所述第二PMOS晶体管的漏极分别与所述二极管的阳极、所述第二NMOS晶体管的栅极和漏极连接并相交于同一节点，所述第二NMOS晶体管的源极接地，所述二极管的阴极分别与所述锁存器的另一个输入端、所述第一电阻的一端连接，通过改变所述第二NMOS晶体管、所述第二PMOS晶体管的尺寸，使所述触发器调节触发电压。其中较优地，所述触发器用于区分出ESD事件和正常供电期间的电压尖峰，当在正常供电期间时，关闭所述电源钳位静电放电电路；当发生ESD事件且触发电压超过阈值电压时，开启所述电源钳位静电放电电路；所述二极管用于当所述锁存器过渡到开启状态时隔离所述触发器，起到去耦合的作用。其中较优地，所述锁存器由第三NMOS晶体管、第三PMOS晶体管以及第二反相器组成；所述第三PMOS晶体管的栅极与所述第一反相器的输出端连接，所述第三PMOS晶体管的漏极与所述第三NMOS晶体管的漏极连接，所述第三NMOS晶体管的栅极分别与所述触发器的二极管的阴极、所述第一电阻的一端连接，所述第二反相器的输入端与所述第三PMOS晶体管的源极连接，所述第二反相器的输出端分别与所述泄流电路、所述第一电阻的另一端连接，所述第三PMOS晶体管的源极与电源电压连接，所述第三NMOS晶体管的源极接地；所述锁存器用于输出ESD触发信号，使泄流电路接收到所述ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流，并通过所述锁存器的反馈机制延长所述泄放电路的开启时间，实现保护内部电路不受静电放电的损伤。其中较优地，所述第二反相器由第四NMOS晶体管与第四PMOS晶体管二者互补形式组成；所述第四NMOS晶体管的栅极与所述第四PMOS晶体管M8的栅极连接在一起形成所述第二反相器的输入端，所述输入端与电源电压连接，所述第四PMOS晶体管的漏极与所述第四NMOS晶体管的漏极连接在一起形成所述第二反相器的输出端，所述第四NMOS晶体管的源极接地。其中较优地，所述泄放电路采用达林顿管，所述达林顿管由至少两只NPN型晶体管组成，第一NPN型晶体管的发射极直接耦合到第二NPN型晶体管的基极，所述第一NPN型晶体管与所述第二NPN型晶体管的集电极分别连接电源电压，所述第二NPN型晶体管的发射极接地，所述第一NPN型晶体管的基极分别与第二反相器的输出端、所述第一电阻的另一端连接。其中较优地，所述第一反相器的输入端与所述定时器的输出端连接，用于实现放大所述定时器输出的ESD触发信号；所述第一反相器的输出端与所述锁存器的第三PMOS晶体管的栅极连接，实现为所述锁存器提供驱动能力，驱动所述锁存器完成反馈和再生过程。其中较优地，所述第一反相器由第一PMOS晶体管与第一NMOS晶体管二者互补形式组成，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极连接在一起形成所述第一反相器的输入端，所述第一PMOS晶体管的源极与电源电压连接，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接在一起形成所述第一反相器的输出端，所述第一NMOS晶体管的源极接地。根据本专利技术实施例的第二方面，提供一种集成电路芯片，其中包括有上述可调触发电压的电源钳位静电放电电路。根据本专利技术实施例的第三方面，提供一种通信终端，其中包括有上述本文档来自技高网...

【技术保护点】
一种可调触发电压的电源钳位静电放电电路，其特征在于包括定时器、触发器、锁存器、泄流电路；所述定时器的输出端与所述触发器的输入端连接，所述定时器的输出端与所述锁存器的一个输入端之间设置有第一反相器，所述触发器的输出端与所述锁存器的另一个输入端连接，所述锁存器的输出端与所述泄流电路连接；第一电阻的一端分别与所述触发器的输出端、所述锁存器的另一个输入端连接，另一端分别与所述锁存器的输出端、所述泄放电路连接。

【技术特征摘要】
1.一种可调触发电压的电源钳位静电放电电路，其特征在于包括定时器、触发器、锁存器、泄流电路；所述定时器的输出端与所述触发器的输入端连接，所述定时器的输出端与所述锁存器的一个输入端之间设置有第一反相器，所述触发器的输出端与所述锁存器的另一个输入端连接，所述锁存器的输出端与所述泄流电路连接；第一电阻的一端分别与所述触发器的输出端、所述锁存器的另一个输入端连接，另一端分别与所述锁存器的输出端、所述泄放电路连接。2.如权利要求1所述的电源钳位静电放电电路，其特征在于：所述定时器采用RC时钟电路实现，用于检测区分是静电放电脉冲还是正常的电源上电脉冲，并根据检测结果开启或关闭所述电源钳位静电放电电路。3.如权利要求1所述的电源钳位静电放电电路，其特征在于：所述触发器由电阻分压器、第二NMOS晶体管、第二PMOS晶体管以及二极管组成；所述电阻分压器由第二电阻与第三电阻组成，所述第二电阻的一端与所述第三电阻的一端连接，所述第二电阻与所述第三电阻相连接的这一端分别与所述第二NMOS晶体管的漏极、所述二极管的阳极连接并相交于同一节点，所述二极管的阴极与所述锁存器的另一个输入端以及所述第一电阻的一端连接，所述第二电阻的另一端与所述第二PMOS晶体管的漏极连接，所述第三电阻的另一端、所述第二NMOS晶体管的源极分别接地，所述第二NMOS晶体管的栅极、所述第二PMOS晶体管的源极分别与电源电压连接，所述第二PMOS晶体管的栅极与所述定时器的输出端连接，通过改变所述电阻分压器的等效阻值，使所述触发器调节触发电压。4.如权利要求1所述的电源钳位静电放电电路，其特征在于：所述触发器由MOSFET分压器与二极管组成；所述MOSFET分压器由第二NMOS晶体管、第二PMOS晶体管组成，所述第二PMOS晶体管的栅极与所述定时器的输出端连接，所述第二PMOS晶体管的源极与电源电压连接，所述第二PMOS晶体管的漏极分别与所述二极管的阳极、所述第二NMOS晶体管的栅极和漏极连接并相交于同一节点，所述第二NMOS晶体管的源极接地，所述二极管的阴极分别与所述锁存器的另一个输入端、所述第一电阻的一端连接，通过改变所述第二NMOS晶体管、所述第二PMOS晶体管的尺寸，使所述触发器调节触发电压。5.如权利要求3或4所述的电源钳位静电放电电路，其特征在于：所述触发器用于区分出静电放电事件和正常供电期间的电压尖峰；当在正常供电期间时，关闭所述电源钳位静电放电电路；当发生静电放电事件且触发电压超过阈值电压时，开启所述电源钳位静电放电电路。6.如权利要求1所述的电源钳位静...

【专利技术属性】
技术研发人员：白云芳，林升，
申请(专利权)人：唯捷创芯天津电子技术股份有限公司，
类型：发明
国别省市：天津,12