ESD电源箝位电路制造技术

本发明专利技术公开了一种ESD电源箝位电路，涉及半导体集成芯片的ESD保护技术领域。该电路包括电源管脚VDD、接地管脚VSS、及连接至所述电源管脚VDD与接地管脚VSS之间的静电放电检测结构及箝位器件，所述静电放电检测结构进一步包括：电容电阻耦合结构，由串联在所述电源管脚VDD及接地管脚VSS之间的电容及电阻构成，用于检测并输出所述电源管脚VDD或接地管脚VSS上的静电放电电压；D锁存器结构，连接于所述电容与电阻的连接点与所述箝位晶体管的栅极之间，用于将所述电容电阻耦合结构输出的电压传送至所述箝位器件。本发明专利技术的ESD电源箝位电路版图面积小且能够有效防止误触发现象的发生。

【技术实现步骤摘要】

本专利技术涉及半导体集成芯片的静电放电(Electrostatic Discharge，ESD)保护
，尤其涉及一种基于D锁存器的ESD电源箝位电路。
技术介绍
一直以来，ESD问题都是半导体行业可靠性的一个主要威胁。据报道，集成电路Qntegrated Circuits, IC)超过70 %的损伤都是由ESD或电过载(Electrical Overstress, EOS)造成的。伴随着互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)技术的按比例缩小，器件的栅氧化层越来越薄，结深也越来越浅，使得CMOS电路更易于受到ESD损伤。因此，必须在每个输入/输出接口(1/0 pin)之间添加有效的ESD保护电路，为静电电荷提供低阻泄放通道。此外，由于核心电路被直接连接到电源VDD和地VSS之间，VDD和VSS之间的电源箝位电路也是非常必要的。ESD电源箝位电路需要实现如下功能在VDD/VSS电源线上出现ESD电压时开启箝位电路，同时当IC电源正常上电时，该箝位电路又应该保持关断状态。基于以下事实来设计电源箝位电路可以达到上述要求电源正常上电时的上升时间在ms量级，而发生ESD 事件时的上升时间在100ps-60ns之间。因此，可以通过区分电压波形的上升时间来区分 ESD事件和电源正常上电的情况。图1中示出了一种传统结构的ESD电源箝位电路，其采用电容耦合结构实现，利用电容-电阻(C-R)网络充当ESD检测电路，用于检测ESD事件。为区分ESD事件和电源正常上电的情形，其RC时间常数应大于ESD事件的维持时间(对于人体放电模式的ESD应力， 维持时间为500ns 1μ s)，同时应小于电源正常上电时的上升时间( ms)。因此，该电路的RC时间常数常取为μ s量级。具体看图1中的C-R结构ESD电源箝位电路，它是由一个电容-电阻耦合结构和两级反相器组成的。初始状态下，由于没有电源供电，悬空的节点Α1、Α2、Α3皆与VSS保持相同的电平。当ESD事件出现的瞬间，由于电容10两端的电压不能突变，节点Al跟随VDD 上升，表现为高电平。该高电平经过两级反相器14和16的作用，在节点A3产生一个高电平，使其控制的ESD箝位晶体管NMOS (N-Channel Metal Oxide kmiconductor，N沟道金属-氧化物-半导体)18导通，提供电源到地的低阻通道，泄放静电电荷。同时，VDD上的 ESD电压会对电容10进行缓慢充电，此过程中节点Al电平逐渐降低。但由于ESD检测电路的RC时间常数( μ s)远大于ESD脉冲的上升时间(IOOps 60ns)，节点Al仍要在高电平停留一段时间，使箝位晶体管18能维持一定的导通时间。当VDD对电容10充电完毕后， 节点Al恢复到低电平，使节点A3也回到0电平，关断箝位器件NMOS 18。而当电源正常上电时，由于箝位电路的RC时间常数小于VDD的上升时间，VDD能够及时对电容10充电，使节点Al保持在低电平，通过两级反相器14和16的作用，在节点 A3产生一个低电平，控制箝位器件NMOS 18保持关断状态。根据以上分析，这种传统C-R结构的ESD电源箝位电路可以实现其电路功能，即在ESD事件到来时开启箝位器件，而在电源正常上电时又能保持箝位器件关断。然而，为实现其电路功能，其ESD检测电路的RC时间常数必须足够大，通常设置为ys量级。如此大的 RC时间常数，一方面会导致电阻和电容占据非常大的版图面积，另一方面还会使ESD电源箝位电路易产生误触发现象。如前所述，一般情况下电源正常上电的上升时间在ms量级，将ESD检测电路的RC 时间常数设置为μ S量级可以很容易地区分ESD事件和电源正常上电的情况。然而，在一些特殊应用中，例如“热插拔”，电源上电的上升时间可以达到μ S量级甚至几百个ns，已经接近甚至低于ESD检测电路的RC时间常数了，在这种情况下，图1中的ESD电源箝位电路很可能会被误触发。因此，作为减小版图面积和提高电路可靠性的双重考虑，有必要减小ESD 检测电路的RC时间常数，同时应保证ESD电源箝位电路仍可开启足够长的时间，以充分泄放静电电荷。这给ESD电源箝位电路的设计提出了新的挑战。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是提供一种电路版图面积小且能够有效防止误触发现象发生的ESD电源箝位电路。(二)技术方案为解决上述问题，本专利技术提供了一种ESD电源箝位电路，包括电源管脚VDD、接地管脚VSS、及连接至所述电源管脚VDD与接地管脚VSS之间的静电放电检测结构及箝位器件，所述静电放电检测结构进一步包括电容电阻耦合结构，由串联在所述电源管脚VDD及接地管脚VSS之间的电容及电阻构成，用于检测并输出所述电源管脚VDD或接地管脚VSS 上的静电放电电压；D锁存器结构，连接于所述电容与电阻的连接点与所述箝位晶体管的栅极之间，用于将所述电容电阻耦合结构输出的电压传送至所述箝位器件。优选地，所述箝位晶体管为NMOS晶体管。优选地，所述箝位器件为可控硅整流器。优选地，所述D锁存器结构包括第一反相器、第一 CMOS传输门、第二 CMOS传输门、第二反相器、第三反相器、及第三NMOS晶体管；所述第一反相器的输入端连接至所述电容与电阻的连接点；所述第一 CMOS传输门的两个栅极分别连接所述第一反相器的输入端和输出端，所述第一 CMOS传输门的输入连接至所述电源管脚VDD，所述第一 CMOS传输门的输出连接至所述第二 CMOS传输门的输入；所述第二 CMOS传输门的两个栅极分别连接所述第一反相器的输入端和输出端，所述第二 CMOS传输门的输入连接至所述第二反相器的输入端，所述第二 CMOS传输门的输出连接至所述第三反相器的输出端；所述第二反相器的输出端连接至所述第三反相器的输入端，所述第三反相器的输出端连接至所述箝位晶体管的栅极；所述箝位晶体管的源极连接至所述接地管脚VSS，漏极连接至所述电源管脚VDD ；所述第三NMOS晶体管的栅极连接至所述电源管脚VDD，源极连接至所述接地管脚VSS，漏极连接至所述第二反相器的输入端。优选地，所述第一CMOS传输门包括第一NMOS晶体管及第一PMOS晶体管；所述第一 NMOS晶体管的栅极连接至所述第一反相器的输入端，所述第一 PMOS晶体管的栅极连接至所述第一反相器的输出端，所述第一 NMOS晶体管的漏极与所述第一 PMOS晶体管的源极相连，且连接点作为所述第一 CMOS传输门的输入连接至所述电源管脚VDD，所述第一 NMOS 晶体管的源极与所述第一 PMOS晶体管的漏极相连，且连接点作为所述第一 CMOS传输门的输出连接至所述第二 CMOS传输门的输入。优选地，所述第二CMOS传输门包括第二NMOS晶体管及第二PMOS晶体管；所述第二 NMOS晶体管的栅极连接至所述第一反相器的输出端，所述第二 PMOS晶体管的栅极连接至所述第一反相器的输入端，所述第二 NMOS晶体管的漏极与所述第二 PMOS晶体管的源极相连，且连接点作为所述第二 CMOS传输门的输入连接至所述第二反相器的输入端，所述第二 NMOS晶体管的源极与所述第二 PMOS晶体管的漏极相连，且本文档来自技高网...

【技术保护点】
１．一种ＥＳＤ电源箝位电路，包括电源管脚ＶＤＤ、接地管脚ＶＳＳ、及连接至所述电源管脚ＶＤＤ与接地管脚ＶＳＳ之间的静电放电检测结构及箝位器件，其特征在于，所述静电放电检测结构进一步包括：电容电阻耦合结构，由串联在所述电源管脚ＶＤＤ及接地管脚ＶＳＳ之间的电容及电阻构成，用于检测并输出所述电源管脚ＶＤＤ或接地管脚ＶＳＳ上的静电放电电压；Ｄ锁存器结构，连接于所述电容与电阻的连接点与所述箝位晶体管的栅极之间，用于将所述电容电阻耦合结构输出的电压传送至所述箝位器件。

【技术特征摘要】
1.一种ESD电源箝位电路，包括电源管脚VDD、接地管脚VSS、及连接至所述电源管脚 VDD与接地管脚VSS之间的静电放电检测结构及箝位器件，其特征在于，所述静电放电检测结构进一步包括电容电阻耦合结构，由串联在所述电源管脚VDD及接地管脚VSS之间的电容及电阻构成，用于检测并输出所述电源管脚VDD或接地管脚VSS上的静电放电电压；D锁存器结构，连接于所述电容与电阻的连接点与所述箝位晶体管的栅极之间，用于将所述电容电阻耦合结构输出的电压传送至所述箝位器件。2.如权利要求1所述的ESD电源箝位电路，其特征在于，所述箝位晶体管为NMOS晶体管。3.如权利要求1所述的ESD电源箝位电路，其特征在于，所述箝位器件为可控硅整流ο4.如权利要求1或2所述的ESD电源箝位电路，其特征在于，所述D锁存器结构包括 第一反相器、第一 CMOS传输门、第二 CMOS传输门、第二反相器、第三反相器、及第三NMOS 晶体管；所述第一反相器的输入端连接至所述电容与电阻的连接点；所述第一 CMOS传输门的两个栅极分别连接所述第一反相器的输入端和输出端，所述第一 CMOS传输门的输入连接至所述电源管脚VDD，所述第一 CMOS传输门的输出连接至所述第二 CMOS传输门的输入； 所述第二 CMOS传输门的两个栅极分别连接所述第一反相器的输入端和输出端，所述第二 CMOS传输门的输入连接至所述第二反相器的输入端，所述第二 CMOS传输门的输出连接至所述第三反相器的输出端；所述第二反相器的输出端连接至所述第三反相器的输入端，所述第三反相器的输出端连接至所述箝位晶体管的栅极；所述箝位晶体管的源极连接至所述接地管脚VSS，漏极连接至所述电源管脚VDD ；所述第三NMOS晶体管的栅极连接至所述电源管脚VDD，源极连接至所述接地管脚VSS，漏极连接至所述第二反相器的输入端。5.如权利要求4所述的ESD电源箝位电路，其特征在于，所述第一CMOS传输门包括 第一 NMOS晶体管及第一 PMOS晶...

【专利技术属性】
技术研发人员：张雪琳，王源，贾嵩，张钢刚，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：11