箝位电路及箝位电压的方法技术

本发明专利技术公开了一种箝位电路及箝位电压的方法，该箝位电路包括：第一开关控制单元，与比较器的第一级输出的高电势端相连，用于在该高电势端的电压低于第一预定值V1时，将该高电势端的电压箝位至VGate1；以及第二开关控制单元，与比较器的第一级输出的低电势端相连，用于在该低电势端的电压高于第二预定值V2时，将该低电势端的电压箝位至VGate2；其中，比较器的第一级输出的电压位于VGND与VCC之间。通过本发明专利技术，限制了比较器第一级的输出电压摆幅，解决了相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，提高了比较器的处理速度。

【技术实现步骤摘要】
箝位电路及箝位电压的方法
本专利技术涉及电子线路领域，尤其涉及一种箝位电路及箝位电压的方法。
技术介绍
随着现代通信技术的广泛应用，高速低功耗的电子设备成为市场的主流，这些设备都依赖高性能的模数转换器(Analog-DigitalConversion，简称为ADC)，特别是对速度的要求越来越高，高速ADC成为决定设备性能的关键因素。而电压比较器是模数转换电路中的重要模块，比较器的性能往往对转换器的转换速度和精度具有决定性的影响，高速比较器的设计是高速ADC设计的关键。在相关技术中，比较器的第一级的尾电流是固定不变的，所以，第一级的电压转换速率将受到限制。其中，转换速率是比较器的输出状态产生转换所需要的时间，通常要求尽可能地短，以便实现高速比较。图1是根据相关技术的比较器的内部电路示意图，如图1所示，节点PGate为比较器的第一级(即，跨导电路GM)输出的高电势节点，节点NGate为比较器的第一级输出的低电势节点。图2是根据相关技术的比较器的第一级输出的节点PGate的电压输出波形示意图，图3是根据相关技术的比较器的第一级输出的节点NGate的电压输出波形示意图，如图2和3所示，比较器的第一级输出的节点电压的摆幅均在VGND与VCC之间，即，电压处于满摆幅输出。然而，比较器第一级输出电压的摆幅往往与比较器的延迟时间成正比，在相关技术中，比较器第一级的满摆幅电压输出势必造成比较器的延时时间比较长，进而导致电压转换速率比较低。针对相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，目前尚未提出有效的解决方案。
技术实现思路
本专利技术的主要目的在于提供一种箝位电压的方案，以至少解决上述相关技术中比较器的延时时间比较长而导致电压转换速率低的问题。为了实现上述目的，根据本专利技术的一个方面，提供了一种箝位电路。根据本专利技术的箝位电路包括：第一开关控制单元，与比较器的第一级输出的高电势端相连，用于在该高电势端的电压低于第一预定值V1时，将该高电势端的电压箝位至VGate1；以及第二开关控制单元，与比较器的第一级输出的低电势端相连，用于在该低电势端的电压高于第二预定值V2时，将该低电势端的电压箝位至VGate2；其中，比较器的第一级输出的电压位于VGND与VCC之间。优选地，第一开关控制单元为第一MOSFET，第二开关控制单元均为第二MOSFET，其中，第一MOSFET用于在上述高电势端的电压高于或等于V1时关闭，在上述高电势端的电压低于V1时导通，以箝位上述高电势端的电压；第二MOSFET用于在上述低电势端的电压低于或等于V2时关闭，在上述低电势端的电压高于V2时导通，以上述箝位低电势端的电压。优选地，上述箝位电路还包括：第一偏置单元，与第一开关控制单元相连，且连接在上述高电势端与上述低电势端之间，用于在低电势端的电压被箝位的情况下，箝位高电势端的电压；以及第二偏置单元，与第二开关控制单元相连，且连接在上述高电势端与上述低电势端之间，用于在高电势端的电压被箝位的情况下，箝位低电势端的电压。优选地，第一偏置单元为第三MOSFET，第一偏置单元还用于通过调整第三MOSFET的栅极电压来控制上述高电势端的最高电压值；第二偏置单元为第四MOSFET，第二偏置单元还用于通过调整第四MOSFET的栅极电压控制上述低电势端的最低电压值。优选地，上述高电势端经过第一电流镜单元与第一开关控制单元相连，上述低电势端经过第二电流镜单元与第二开关控制单元相连，其中，第一电流镜单元为与第一开关控制单元相匹配的电流镜电路，第二电流镜单元为与第二开关控制单元相匹配的电流镜电路。优选地，比较器为以下至少之一：P沟道MOSFET差分对比较电路、N沟道MOSFET差分对比较电路、轨至轨输入对比较电路。为了实现上述目的，根据本专利技术的另一方面，还提供了一种箝位电压的方法。根据本专利技术的箝位电压的方法包括：设置第一开关控制单元与比较器的第一级输出的高电势端相连，第一开关控制单元在该高电势端的电压低于第一预定值V1时，将该高电势端的电压箝位至VGate1；以及设置第二开关控制单元与比较器的第一级输出的低电势端相连，第二开关控制单元在该低电势端的电压高于第二预定值V2时，将该低电势端的电压箝位至VGate2；其中，比较器的第一级输出的电压位于VGND与VCC之间。优选地，使用第一MOSFET作为第一开关控制单元，第一MOSFET在上述高电势端的电压高于或等于V1时关闭，在上述高电势端的电压低于V1时导通，以箝位上述高电势端的电压；使用第二MOSFET作为第二开关控制单元，第二MOSFET在上述低电势端的电压低于或等于V2时关闭，在上述低电势端的电压高于V2时导通，以箝位上述低电势端的电压。优选地，该方法还包括：设置第一偏置单元与第一开关控制单元相连，并将第一偏置单元连接在上述高电势端与上述低电势端之间，使用第一偏置单元在低电势端的电压被箝位的情况下，箝位高电势端的电压；以及设置第二偏置单元与第二开关控制单元相连，并将第二偏置单元连接在上述高电势端与上述低电势端之间，使用第二偏置单元在高电势端的电压被箝位的情况下，箝位低电势端的电压。优选地，使用第三MOSFET作为第一偏置单元，通过调整第三MOSFET的栅极电压来控制上述高电势端的最高电压值；使用第四MOSFET作为第二偏置单元，通过调整第四MOSFET的栅极电压控制上述低电势端的最低电压值。通过本专利技术，采用箝位比较器的第一级输出的节点电压的方式，限制了比较器第一级的输出电压摆幅，解决了相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，提高了比较器的处理速度。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1是根据相关技术的比较器的内部电路示意图；图2是根据相关技术的比较器的第一级输出的PGate节点的电压输出波形示意图；图3是根据相关技术的比较器的第一级输出的NGate节点的电压输出波形示意图；图4是根据本专利技术实施例的箝位电路的结构框图；图5是根据本专利技术优选实施例的箝位电路的结构框图；图6是根据本专利技术实施例的箝位电压的方法的流程图；图7是根据本专利技术实施例一的比较器的内部电路示意图；图8是根据本专利技术实施例一的比较器的第一级输出的PGate节点的电压输出波形示意图；图9是根据本专利技术实施例一的比较器的第一级输出的NGate节点的电压输出波形示意图；图10是根据本专利技术实施例二的比较器的内部电路示意图；图11是根据本专利技术实施例二的比较器的第一级输出的PGate节点的电压输出波形示意图；图12是根据本专利技术实施例二的比较器的第一级输出的NGate节点的电压输出波形示意图。具体实施方式下文中将参考附图并结合实施例来详细说明本专利技术。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。根据本专利技术实施例，提供了一种箝位电路。图4是根据本专利技术实施例的箝位电路的结构框图，如图4所示，该电路包括：第一开关控制单元42，与比较器的第一级输出的高电势端相连，用于在该高电势端的电压低于第一预定值V1时，将该高电势端的电压箝位至VGate1；以及第二开关控制单元44，与比较器的第一级输出的低电势端本文档来自技高网...

【技术保护点】
一种箝位电路，其特征在于，包括：第一开关控制单元，与比较器的第一级输出的高电势端相连，用于在所述高电势端的电压低于第一预定值V1时，将所述高电势端的电压箝位至VGate1；以及第二开关控制单元，与所述比较器的第一级输出的低电势端相连，用于在所述低电势端的电压高于第二预定值V2时，将所述低电势端的电压箝位至VGate2；其中，所述比较器的第一级输出的电压位于VGND与VCC之间。

【技术特征摘要】
1.一种箝位电路，包括：第一开关控制单元，与比较器的第一级输出的高电势端相连，被配置为在所述高电势端的电压低于第一预定值V1时，将所述高电势端的电压箝位至VGate1；以及第二开关控制单元，与所述比较器的第一级输出的低电势端相连，被配置为在所述低电势端的电压高于第二预定值V2时，将所述低电势端的电压箝位至VGate2；其中，所述比较器的第一级输出的电压位于VGND与VCC之间，并且其中，所述高电势端经过第一电流镜单元与所述第一开关控制单元相连，所述低电势端经过第二电流镜单元与所述第二开关控制单元相连。2.根据权利要求1所述的电路，其中，所述第一开关控制单元为第一MOSFET，所述第二开关控制单元为第二MOSFET，其中，所述第一MOSFET在所述高电势端的电压高于或等于V1时关闭，在所述高电势端的电压低于V1时导通，以箝位所述高电势端的电压；所述第二MOSFET在所述低电势端的电压低于或等于V2时关闭，在所述低电势端的电压高于V2时导通，以箝位所述低电势端的电压。3.根据权利要求1所述的电路，还包括：第一偏置单元，与所述第一开关控制单元相连，且连接在所述高电势端与所述低电势端之间，被配置为在所述低电势端的电压被箝位的情况下，箝位所述高电势端的电压；以及第二偏置单元，与所述第二开关控制单元相连，且连接在所述高电势端与所述低电势端之间，被配置为在所述高电势端的电压被箝位的情况下，箝位所述低电势端的电压。4.根据权利要求3所述的电路，其中，所述第一偏置单元为第三MOSFET，所述第一偏置单元还被配置为通过调整所述第三MOSFET的栅极电压来控制所述高电势端的最高电压值；所述第二偏置单元为第四MOSFET，所述第二偏置单元还被配置为通过调整所述第四MOSFET的栅极电压控制所述低电势端的最低电压值。5.根据权利要求1所述的电路，其中，所述第一电流镜单元为与所述第一开关控制单元相匹配的电流镜电路，所述第二电流镜单元为与所述第二开关控制单元相匹配的电流镜电路。6.根据权利要求1所述的电路，其中，所述比较器为以下至少之一：P沟道MOSFET差分对比较电路、N沟道MOSFET差分对比较电路、轨至轨输入对比较电路。7.根据权利要求2所述的电路，其中，所述比较器为以下至少之一：P沟道MOSFET差分对比较电路、N沟道MOSFET差分对比较电路、轨至轨输入对比较电路。8.根据权利要求3所述的电路，其中，所述比较器为以下至少之一：P沟道MOSFET差分对比较电路、N沟道MOSFET差分对比较电路、轨至轨输入对比较电路。9.根据权利要求4所述的电路，其中，所述比较器为以下至少之一：P沟道MOSFET差分对比较电路、N沟道MOS...

【专利技术属性】
技术研发人员：黄雷，李永亮，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：