一种应用在静态随机存储器中的读信号控制电路制造技术

本发明专利技术涉及存储器技术领域，尤其涉及一种应用在静态随机存储器中的读信号控制电路，包括第一与门电路、第二与门电路和RS锁存器；第一与门电路的输出端与RS锁存器的置位输入端相连；RS锁存器的

A read signal control circuit used in static random access memory

The present invention relates to the technical field of the memory, in particular to a read signal used in static random access memory in the control circuit includes a first gate circuit, second gate circuit and RS latch; the output end of the first gate circuit is connected to a RS lock position input latch end; RS latch

【技术实现步骤摘要】
一种应用在静态随机存储器中的读信号控制电路
本专利技术涉及存储器
，尤其涉及一种应用在静态随机存储器中的读信号控制电路。
技术介绍
静态随机存储器(StaticRandomAccessMemory，简称SRAM)，具有无需刷新，使用方便，速度快等优点，广泛用作计算机内存或CPU高速缓存等。作为计算机，智能手持设备，汽车电子等产品中必不可少的组成部分，SRAM正向着高密度，大容量，高速度，低功耗的方向不断发展。SRAM电路结构一般包括：存储矩阵、地址译码、地址缓冲、输入输出缓冲和读写控制电路，存储矩阵由大量存储单元排列而成，行列矩阵结构，每个存储单元存储一位二进制数据，在地址译码和读写控制电路作用下，可以读写数据。地址译码电路一般分为行地址译码器和列地址译码器两部分，行地址译码器在存储阵列中选中一行存储单元，列地址译码器在字线选中寻出单元中再选中一位或N位，使这些被选中单元电路和读写控制电路相连，由读写控制电路决定对这些存储单元进行何种操作。在SRAM电路中，一条位线上往往会连接几百个甚至上千个存储单元，因而位线电容很大。而为了使芯片整体尺寸较小，单个存储单元的尺寸必须做的很小，这将使得单个存储单元的驱动能力非常有限，导致位线读信号BL_RD和BLB_RD的变化非常缓慢。为了提高读出速度，采用灵敏放大器，使得位线上只要建立起一定的电压差就可以，无需降低到逻辑低电平时，就可以读出数据，从而显著提高SRAM读出速度。然而，由于位线电容非常大，在电路读出时，位线电容充放电为SRAM电路带来非常大的功耗。
技术实现思路
本专利技术通过提供一种应用在静态随机存储器中的读信号控制电路，解决了现有技术中读信号时SRAM电路功耗大的技术问题。本专利技术实施例提供了一种应用在静态随机存储器中的读信号控制电路，其特征在于，包括第一与门电路、第二与门电路和RS锁存器；所述第一与门电路的输出端与所述RS锁存器的置位输入端相连；所述RS锁存器的输出端与所述第二与门电路的第一输入端相连；其中，所述第一与门电路的第一输入端接入所述静态随机存储器中的灵敏放大器的第一输出信号，所述第一与门电路的第二输入端接入所述灵敏放大器的第二输出信号，所述RS锁存器的复位输入端和第二与门电路的第二输入端均连接所述静态随机存储器中的读信号产生电路的输出端，所述第二与门电路的输出端连接所述灵敏放大器的使能输入端。可选的，所述第一与门电路包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；所述第一PMOS管的源极端、所述第二PMOS管的源极端和所述第三PMOS管的源极端分别与电源连接；所述第一PMOS管的栅极端和第一NMOS管的栅极端分别与所述第一与门电路的第一输入端连接；所述第一PMOS管的漏极端、所述第二PMOS管的漏极端、所述第一NMOS管的漏极端、所述第三PMOS管的栅极端和所述第三NMOS管的栅极端连接在一起；所述第二PMOS管的栅极端和第二NMOS管的栅极端分别与所述第一与门电路的第二输入端连接；所述第三PMOS管的漏极端和所述第三NMOS管的漏极端之间的连接节点与所述第一与门电路的输出端连接；所述第一NMOS管的源极端与所述第二NMOS管的漏极端连接；所述第二NMOS管的源极端和所述第三NMOS管的源极端分别接地。可选的，所述第二与门电路的电路结构与所述第一与门电路的电路结构相同。可选的，所述第一PMOS管和所述第二PMOS管的栅宽均为7.85微米，所述第一NMOS管和所述第二NMOS管的栅宽均为4.15微米，所述第三PMOS管的栅宽为9微米，第三NMOS管的栅宽为3微米，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第一NMOS管、所述第二NMOS管和所述第三NMOS管的栅长均为0.35微米。可选的，所述RS锁存器包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；所述第四PMOS管的源极端、所述第五PMOS管的源极端、所述第六PMOS管的源极端和所述第七PMOS管的源极端分别与电源连接；所述第四PMOS管的栅极端和所述第四NMOS管的栅极端分别与所述RS锁存器的置位输入端连接；所述第四PMOS管的漏极端和所述第五PMOS管的漏极端之间的连接节点与所述RS锁存器的Q输出端连接；所述第五PMOS管的栅极端和所述第五NMOS管的栅极端分别与所述RS锁存器的输出端连接；所述第六PMOS管的栅极端和所述第六NMOS管的栅极端分别与所述RS锁存器的复位端连接；所述第六PMOS管的漏极端和所述第七PMOS管的漏极端之间的连接节点与所述RS锁存器的输出端连接；所述第七PMOS管的栅极端和所述第七NMOS管的栅极端分别与所述RS锁存器的Q输出端连接；所述第四NMOS管的源极端和所述第五NMOS管的漏极端连接；所述第五NMOS管的源极端和所述第七NMOS管的源极端分别接地；所述第六NMOS管的源极端和所述第七NMOS管的漏极端连接。可选的，所述第四PMOS管、所述第五PMOS管、所述第六PMOS管和所述第七PMOS管的栅宽均为7.85微米，所述第五NMOS管、所述第六NMOS管和所述第七NMOS管的栅宽均为4.15微米，所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第四NMOS管、所述第五NMOS管、所述第六NMOS管和所述第七NMOS管的栅长均为0.35微米。基于同一专利技术构思，本专利技术实施例还提供一种集成电路，包括如上所述的应用在静态随机存储器中的读信号控制电路。基于同一专利技术构思，本专利技术实施例还提供一种电子设备，包含如上所述的集成电路。本专利技术实施例中的一个或多个技术方案，至少具有如下技术效果或优点：通过本专利技术，在灵敏放大器产生读结果之后，利用第一与门电路能够驱动RS锁存器置位，进而，RS锁存器驱动第二与门电路输出低电平作为读信号，从而自动对读信号关断，缩短了读电路工作时间，减小了SRAM中灵敏放大器的工作功耗。同时，本专利技术的读信号控制电路由于仅通过灵敏放大器的读出情况以及使能信号就能够实现对读信号的自动关闭，因此，适用于不同结构的SRAM，甚至是不同制作工艺下得到的SRAM，具有良好的电路适应性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例中一种应用在静态随机存储器中的读信号控制电路的第一种实施例的结构示意图；图2为本专利技术实施例中第一与门电路的结构示意图；图3为本专利技术实施例中RS锁存器的结构示意图；图4为本专利技术实施例中应用在静态随机存储器中的读信号控制电路的工作波形示意图；图5为本专利技术实施例中一种应用在静态随机存储器中的读信号控制电路的第二种实施例的结构示意图。其中，100为第一与门电路，101为RS锁存器，102为第二与门电路，110为第一PMOS管，111为第二PMOS管，114为第三PMOS管，112为第一NMOS管，113为第二NMO本文档来自技高网...

【技术保护点】
一种应用在静态随机存储器中的读信号控制电路，其特征在于，包括第一与门电路、第二与门电路和RS锁存器；所述第一与门电路的输出端与所述RS锁存器的置位输入端相连；所述RS锁存器的

【技术特征摘要】
1.一种应用在静态随机存储器中的读信号控制电路，其特征在于，包括第一与门电路、第二与门电路和RS锁存器；所述第一与门电路的输出端与所述RS锁存器的置位输入端相连；所述RS锁存器的输出端与所述第二与门电路的第一输入端相连；其中，所述第一与门电路的第一输入端接入所述静态随机存储器中的灵敏放大器的第一输出信号，所述第一与门电路的第二输入端接入所述灵敏放大器的第二输出信号，所述RS锁存器的复位输入端和第二与门电路的第二输入端均连接所述静态随机存储器中的读信号产生电路的输出端，所述第二与门电路的输出端连接所述灵敏放大器的使能输入端。2.如权利要求1所述的读信号控制电路，其特征在于，所述第一与门电路包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；所述第一PMOS管的源极端、所述第二PMOS管的源极端和所述第三PMOS管的源极端分别与电源连接；所述第一PMOS管的栅极端和第一NMOS管的栅极端分别与所述第一与门电路的第一输入端连接；所述第一PMOS管的漏极端、所述第二PMOS管的漏极端、所述第一NMOS管的漏极端、所述第三PMOS管的栅极端和所述第三NMOS管的栅极端连接在一起；所述第二PMOS管的栅极端和第二NMOS管的栅极端分别与所述第一与门电路的第二输入端连接；所述第三PMOS管的漏极端和所述第三NMOS管的漏极端之间的连接节点与所述第一与门电路的输出端连接；所述第一NMOS管的源极端与所述第二NMOS管的漏极端连接；所述第二NMOS管的源极端和所述第三NMOS管的源极端分别接地。3.如权利要求2所述的读信号控制电路，其特征在于，所述第二与门电路的电路结构与所述第一与门电路的电路结构相同。4.如权利要求2所述的读信号控制电路，其特征在于，所述第一PMOS管和所述第二PMOS管的栅宽均为7.85微米，所述第一NMOS管和所述第二NMOS管的栅宽均为4.15微米，所述第三PMOS管的栅宽为9微米，第三NMOS管的栅宽为3微米，所述第一PMOS管、所述第二PMOS管、所述第三...

【专利技术属性】
技术研发人员：宿晓慧，罗家俊，韩郑生，刘海南，郝乐，李欣欣，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11