一种SRAM位线漏电流效应抑制电路制造技术

本发明专利技术公开了一种新型SRAM位线漏电流效应抑制电路，包括：2个PMOS管P1与P2，两个电容C1与C2；其中：电容C1的一端接SRAM中的位线BL，另一端与PMOS管P1的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端sa_in，PMOS管P1的栅极接到控制信号

【技术实现步骤摘要】

本专利技术涉及集成电路(IC)设计领域，尤其涉及一种新型SRAM位线漏电流效应抑制电路。
技术介绍
随着半导体技术的不断发展，静态随机存取存储器(Static Random AccessMemory，SRAM)已被广泛应用于计算机、便携式移动设备、汽车电子、传感器和医疗设备等需要快速存取的高性能系统中，它在提高芯片的可靠性、降低芯片的成本与功耗以及改善系统性能等方面都起到了至关重要的作用。因此，对SRAM进行深入和细致的研究，对于我国研发具有自主知识产权的低功耗高性能存储器，推动我国微电子技术的发展，具有重要的理论价值和实际应用意义。然而随着半导体工艺的不断进步，SRAM的设计也面临着许多新的问题和挑战。而存储单元中的泄漏电流就是其中之一。存在于SRAM位线上的过大漏电流会使SRAM的性能出现严重下降，甚至会直接导致SRAM读失效。目前，K.Agawa等人在2001年提出的BLC方案(漏电流补偿)，通过电流镜技术能够模拟出和单元漏电流大小相等的电流，再由一个额外补偿电路将这个电流再次充到位线中，以此来达到漏电流补偿的目的；然而，该方案的结构很容易受到阈值电压变化的影响，性能不稳定。本文档来自技高网...

【技术保护点】
一种新型SRAM位线漏电流效应抑制电路，其特征在于，包括：2个PMOS管P1与P2，两个电容C1与C2；其中：电容C1的一端接SRAM中的位线BL，另一端与PMOS管P1的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端sa_in，PMOS管P1的栅极接到控制信号源极接到VDD；电容C2的一端接SRAM中的位线BLB，另一端与PMOS管P2的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端PMOS管P2的栅极接到控制信号源极接到VDD；以灵敏放大器的输入端sa_in与之间的电位差来取代位线BL和BLB之间的电位差。

【技术特征摘要】
1.一种新型SRAM位线漏电流效应抑制电路，其特征在于，包括：2个PMOS管P1与P2，两个电容C1与C2；其中：电容C1的一端接SRAM中的位线BL，另一端与PMOS管P1的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端sa_in，PMOS管P1的栅极接到控制信号源极接到VDD；电容C2的一端接SRAM中的位线BLB，另一端与PMOS管P2的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端PMOS管P2的栅极接到控制信号源极接到VDD；以灵敏放大器的输入端sa_in与之间的电位差来取代位线BL和BLB之间的电位差。2.根据权利要求1所述的一种新型SRAM位线漏电流效应抑制电路，其特征在于，该电路包括如下四种工作状态：预充期，检测期，二次预充期与读操作校准期；其中：预充期时SRAM中的预充信号有效，位线BL和BLB被充至VDD电压，控制信号也打开，从而使得电容C1与C2两端都充电到VDD电压；所述VDD电压设为S；检测期时，预充信号关闭，控制信号依然开启，检测期的持续时间为Tdet；由于漏电流的存在，位线BL的电压值下降到某一个电压值S1，假设位线BLB为S4；此时，电容C1两端...

【专利技术属性】
技术研发人员：张景波，安祥文，蔺智挺，吴秀龙，彭春雨，黎轩，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34