数据电路制造技术

本发明专利技术提供一种电路，包括第一数据线、与第一数据线耦合的多个第一存储器单元以及与第一数据线耦合的数据传输电路。数据传输电路包括输出逻辑门。数据传输电路配置为：在多个第一存储器单元处于待机模式的第一工作模式中，设置输出逻辑门的输出节点以没有通过输出逻辑门与参考电压和电源电压电耦合。数据传输电路配置为：在选择多个第一存储器单元中的存储器单元以用于读取的第二工作模式中，设置输出逻辑门的输出节点以通过输出逻辑门与参考电压或与电源电压电耦合。本发明专利技术还提供了数据电路。

【技术实现步骤摘要】
优先权声明本申请是于2013年3月8日提交的第13/791,258号美国申请的部分继续申请，其全部内容结合于此作为参考。
本专利技术涉及数据电路。
技术介绍
在与静态随机存取存储器(SRAM)单元相关的方法中，存储器单元的读端口生成高泄漏电流。例如，在最差的制造工艺、电压和温度条件下，72千字节(Kbit，又称为千比特)宏生成大约9mA的泄漏电流。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的方面，提供了一种电路，包括：第一数据线；多个第一存储器单元，与所述第一数据线耦合；以及数据传输电路，与所述第一数据线耦合，所述数据传输电路包括输出逻辑门，所述数据传输电路配置为：在所述电路的第一工作模式中，其中，所述多个第一存储器单元处于待机模式，将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的第一组泄漏路径，并且使得所述第一数据线通过所述第一组泄漏路径中的一条或多条被拉向所述参考电压，并且设置所述输出逻辑门的输出节点以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合；和在所述电路的第二工作模式中，其中，选择所述多个第一存储器单元中的存储器单元以用于读取，设置所述第一数据线的电压电平以反映存储在所述多个第一存储器单元的存储器单元中的数据，并且设置所述输出逻辑
门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压电耦合或通过所述输出逻辑门与所述电源电压电耦合。该电路还包括：第二数据线；第一晶体管，与所述第二数据线耦合，所述第一晶体管的栅极与所述输出逻辑门的输出节点耦合；以及第二晶体管，与所述第一晶体管的栅极耦合并且配置为在所述电路的第一工作模式中使所述第一晶体管截止。该电路还包括：第三数据线，与所述数据传输电路耦合；多个第二存储器单元，与所述第三数据线耦合；其中，在所述电路的第一工作模式中，所述多个第二存储器单元处于所述待机模式，所述数据传输电路配置为，在所述第一工作模式中，将所述第三数据线设置为浮置并且具有朝向所述参考电压的与所述第三数据线相关的第二组泄漏路径，并且使得所述第三数据线通过所述第二组泄漏路径中的一条或多条被拉向所述参考电压。该电路还包括：充电电路，与所述第一数据线耦合，其中，在所述电路的第一工作模式中，所述充电电路被配置为将充电电压与所述第一数据线电断开；以及在所述电路的第二工作模式中，所述充电电路被配置为在预定的时间段内将所述充电电压与所述第一数据线电连接。在该电路中，所述输出逻辑门为与非门；以及所述数据传输电路还包括介于所述与非门与所述电源电压之间的第三晶体管，所述第三晶体管在所述电路的第一工作模式中被配置为截止。在该电路中，所述数据传输电路还包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管；所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管串联耦合；所述第四PMOS晶体管、所述第五PMOS晶体管串联耦合；所述第三PMOS晶体管的漏极与所述逻辑门的第一输入耦合；所述第四PMOS晶体管的漏极与所述逻辑门的第二输入耦合；所述逻辑门的输出与所述第三PMOS晶体管的栅极耦合并且与所述第四PMOS晶体管的栅极耦合；以及所述第五PMOS晶体管的源极与所述第一PMOS晶体管的漏极耦合并且与所述第二PMOS晶体管的源极耦合。在该电路中，所述多个存储器单元的存储器单元包括储存单元、第四
晶体管和第五晶体管；所述第四晶体管的栅极与所述储存单元耦合；所述第四晶体管的源极与所述参考电压耦合；所述第四晶体管的漏极与所述第五晶体管的源极耦合；以及所述第五晶体管的漏极与所述第一数据线耦合。根据本专利技术的另一方面，提供了一种电路，包括：第一数据线；多个第一存储器单元，与所述第一数据线耦合；第二数据线；多个第二存储器单元，与所述第二数据线耦合；数据传输电路，包括输出逻辑门，所述输出逻辑门包括：第一输入，与所述第一数据线耦合；第二输入，与所述第二数据线耦合；和输出；第三数据线；以及第一晶体管，包括：栅极，与所述数据传输电路的输出逻辑门的输出耦合；和漏极，与所述第三数据线耦合，其中，所述数据传输电路配置为：在所述电路的第一工作模式中，设置所述输出逻辑门的输出以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合其中，在所述第一工作模式中所述多个第一存储器单元和所述多个第二存储器单元处于待机模式。在该电路中，所述数据传输电路还被配置为：在所述电路的第二工作模式中，设置所述输出逻辑门的输出，以基于所述第一数据线的电压电平和所述第二数据线的电压电平，通过所述输出逻辑门与所述参考电压或所述电源电压电耦合，其中，在所述第二工作模式中选择所述多个第一存储器单元中的存储单元或所述多个第二存储器单元中的存储器单元以用于读取。该电路还包括：第二晶体管，与所述第一晶体管的栅极耦合并且配置为在所述电路的第一工作模式中使所述第一晶体管截止。该电路还包括：第一充电电路，与所述第一数据线耦合；以及第二充电电路，与所述第二数据线耦合。在该电路中，所述逻辑门为与非门；以及所述数据传输电路还包括介于所述与非门与所述电源电压之间的第三晶体管，在所述电路的第一工作模式中，所述第三晶体管被配置为截止。在该电路中，所述数据传输电路还包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管；所
述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管串联耦合；所述第四PMOS晶体管、所述第五PMOS晶体管串联耦合；所述第三PMOS晶体管的漏极与所述逻辑门的第一输入耦合；所述第四PMOS晶体管的漏极与所述逻辑门的第二输入耦合；所述逻辑门的输出与所述第三PMOS晶体管的栅极耦合并且与所述第四PMOS晶体管的栅极耦合；以及所述第五PMOS晶体管的源极与所述第一PMOS晶体管的漏极耦合并且与所述第二PMOS晶体管的源极耦合。在该电路中，所述多个第一存储器单元的或所述多个第二存储器单元的存储器单元包括储存单元、第四晶体管和第五晶体管；所述第四晶体管的栅极与所述储存单元耦合；所述第四晶体管的源极与所述参考电压耦合；所述第四晶体管的漏极与所述第五晶体管的源极耦合；以及所述第五晶体管的漏极与所述第一数据线或所述第二数据线耦合。在该电路中，所述数据传输电路配置为：在所述电路的第一工作模式中，将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的第一组泄漏路径，并且使得所述第一数据线通过所述第一组泄漏路径中的一条或多条被拉向所述参考电压，并且将所述第二数据线设置为浮置并且具有朝向参考电压的与所述第二数据线相关的第二组泄漏路径，并且使得所述第二数据线通过所述第二组泄漏路径中的一条或多条被拉向所述参考电压，并且在所述电路的第二工作模式中，其中，选择所述多个第一存储器单元中的存储器单元以用于读取，设置所述第一数据线的电压电平以反映存储在所述多个存储器单元的存储器单元中的数据，并且设置所述输出逻辑门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压或与所述电源电压电耦合。根本文档来自技高网...

【技术保护点】
一种电路，包括：第一数据线；多个第一存储器单元，与所述第一数据线耦合；以及数据传输电路，与所述第一数据线耦合，所述数据传输电路包括输出逻辑门，所述数据传输电路配置为：在所述电路的第一工作模式中，其中，所述多个第一存储器单元处于待机模式，将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的第一组泄漏路径，并且使得所述第一数据线通过所述第一组泄漏路径中的一条或多条被拉向所述参考电压，并且设置所述输出逻辑门的输出节点以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合；和在所述电路的第二工作模式中，其中，选择所述多个第一存储器单元中的存储器单元以用于读取，设置所述第一数据线的电压电平以反映存储在所述多个第一存储器单元的存储器单元中的数据，并且设置所述输出逻辑门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压电耦合或通过所述输出逻辑门与所述电源电压电耦合。

【技术特征摘要】
2015.02.17 US 14/624,0941.一种电路，包括：第一数据线；多个第一存储器单元，与所述第一数据线耦合；以及数据传输电路，与所述第一数据线耦合，所述数据传输电路包括输出逻辑门，所述数据传输电路配置为：在所述电路的第一工作模式中，其中，所述多个第一存储器单元处于待机模式，将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的第一组泄漏路径，并且使得所述第一数据线通过所述第一组泄漏路径中的一条或多条被拉向所述参考电压，并且设置所述输出逻辑门的输出节点以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合；和在所述电路的第二工作模式中，其中，选择所述多个第一存储器单元中的存储器单元以用于读取，设置所述第一数据线的电压电平以反映存储在所述多个第一存储器单元的存储器单元中的数据，并且设置所述输出逻辑门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压电耦合或通过所述输出逻辑门与所述电源电压电耦合。2.根据权利要求1所述的电路，还包括：第二数据线；第一晶体管，与所述第二数据线耦合，所述第一晶体管的栅极与所述输出逻辑门的输出节点耦合；以及第二晶体管，与所述第一晶体管的栅极耦合并且配置为在所述电路的第一工作模式中使所述第一晶体管截止。3.根据权利要求1所述的电路，还包括：第三数据线，与所述数据传输电路耦合；多个第二存储器单元，与所述第三数据线耦合；其中，在所述电路的第一工作模式中，所述多个第二存储器单元处于所述待机模式，所述数据传输电路配置为，在所述第一工作模式中，将所述第三数据线设置为浮置并且具有朝向所述参考电压的与所述第三数据线相关的第二组泄漏路径，并且使得所述第三数据线通过所述第二组泄漏路径中的一条或多条被拉向所述参考电压。4.根据权利要求1所述的电路，还包括：充电电路，与所述第一数据线耦合，其中，在所述电路的第一工作模式中，所述充电电路被配置为将充电电压与所述第一数据线电断开；以及在所述电路的第二工作模式中，所述充电电路被配置为在预定的时间段内将所述充电电压与所述第一数据线电连接。5.根据权利要求1所述的电路，其中，所述输出逻辑门为与非门；以及所述数据传输电路还包括介于所述与非门与所述电源电压之间的第三晶体管，所述第三晶体管在所述电路的第一工作模式中被配置为截止。6.根据权利要求1所述的电路，其中，所述数据传输电路还包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管；所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管串联耦合；所述第四PMOS晶体管、所述第五PMOS晶体管串联耦合；所述第三PMOS晶体管的漏极与所述逻辑门的第...

【专利技术属性】
技术研发人员：王兵，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71