具有局部/全局位线架构以及用于在读取时全局位线放电的另外的电容的存储器制造技术

提供一种存储器件，包括连接至感测放大器的一个或多个全局位线以及被分组为多个存储器单元组的多个存储器单元，每个存储器单元组具有操作地连接至存储器单元组中的每个存储器单元的一个或多个局部位线。每个存储器单元组被配置为当存储器单元组的存储器单元正被读取时，使得存储器单元组的一个或多个局部位线作为输入提供给逻辑电路，并且不连接至全局位线，逻辑电路被配置为根据存储器单元组的一个或多个局部位线的状态使得电容元件连接至一个或多个全局位线中的一个。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及提供数字数据存储的存储器件。特别地，本专利技术提供降低具有分层位线布置的存储器件的总体运行功率的设备和方法。
技术介绍
数据存储是几乎所有现代数字电子系统的基本需求。静态读/写存储器(SRAM)包括该功能的主要部分，其相对来说易于与大量逻辑一起集成到半导体装置中，从而提供快速访问和低功率。随着深亚微米(DSM)几何硅处理的出现，实现可靠存储而同时保持低功耗的任务越来越成难题，然而相反地，这种需求随着需要越来越大的存储器的电池供电的电子装置的激增而增加。一种常见的存储器单元的设计是图1所示的6晶体管电路，并且包括由两个背对背式的逆变器21、22和各自的存取晶体管26、27组成的存储元件，存取晶体管26、27通过字线控制25开启以形成单元20的数据存储节点23、24与外部位线(位和n位)之间的传导路径。写入单元通过如下方式实现：将高电压施加至位线中的一个(位或n位)而同时将低电压施加至另一个，并且接着将字线25驱动至高电平以激活访问路径，该访问路径允许在位线(位和n位)上保持的电压水平克服存储元件的状态。字线25接着被驱动至低电平以断开存储器单元20，存储器单元20的数据存储保持在其新状态下。从单元读取通过如下方式实现：首先将两个位线都驱动至理论上高的电压水平，然后将字线25驱动至高电平。接着，位或n位中的一个将被存储单元的低电压侧通过存取装置拉低。两个位线之间的电压水平的差异接着可r>被感测到并且被用于确定数据值。由传统的6晶体管存储器单元构造的存储器块在图2中示出。图2所示的块包含单元阵列，以及跨阵列的行连接的字线和沿着列延伸的位线。根据惯例，无论存储器单元阵列的方向如何，字线总被认为是沿该阵列的行延伸而位线总被认为是沿该阵列的列延伸。通常，在阵列的底部会提供复用结构，以用于根据从用户提供给存储器的地址中获得的一组列选择信号来选择将要访问(读或写)的列。初始地，在每个存储器访问之前，所有列的位线被预先充电至高状态(电路未示出)。对于其中数据值被写入存储器单元的写操作来说，针对该存储器单元所处的列，位线(位和n位)中的一个或另一个上的电压(根据需要输入的数据值)被驱动至低，并且随后控制存储器单元所处的行的字线在足够长的时间内通过脉冲驱动至高电平，以将数据写入该单元。对于其中读取存储器单元中存储的数据值的读操作来说，该存储器单元所处的列的位线(位和n位)都被拉高，而字线保持低电平(这通常被称为一个周期中的位线预先充电部分)。控制该单元所处的行的字线接着被拉高。这开启该行存储器单元中的存储器单元存取晶体管，并且因此将该行中所有的存储器单元连接至关联的位线。该行中的每个存储器单元因而开始将位线中的一个(根据其存储的数据，位或n位)拉低。由于存取晶体管相对较小并且位线具有相对较高的电容，位线电压缓慢下降。在随后的某个时间，一旦在位和n位之间产生足够的电压差，该电压差被测量到并被转换成逻辑高或低，且字线被再次拉低。接着位线被再次拉高，为下一次访问做好准备。针对这种读操作，对存储器单元的访问时间极大地取决于要在位线上产生足够的电压差所花费的时间。如果单元引起来自具有电容C的位线的电流Iread，则通过如下等式确定产生电压差ΔV的时间t：CΔV＝Ireadt[等式1]t＝CΔV/Iread[等式2]因此，小的读取电流、大的电容和/或大的电压差导致慢的访问时间。可靠测量所需要的电压差由用于测量它的感测放大器的属性来确定，感测放大器本身是存储器设计的关键部分。感测放大器通常由时钟信号来控制，并且时间通过使用上述等式并假设C、ΔV和Iread在最坏情况下的值来设置：t＝CΔV/Iread_min[等式3]此外，由该读操作耗散的能量包括在读取后对位线再次充电(即，用于还原已由被访问的单元移除的电荷)的贡献。该电荷由下式给出：Q＝Ireadt[等式4]其中，t由上述等式确定，使得：Q＝IreadCΔV/Iread_min[等式5]Q＝CΔV(Iread/Iread_min)[等式6]因此，在最坏情况下电荷为：Qmax＝CΔV(Iread_max/Iread_min)[等式7]并且显然地，大多数访问使用的功率多于最小功率，因为按照定义：Iread/Iread_min≥1[等式8]因此，平均能量耗散取决于单元读取电流的统计分布。不幸地，该分布的宽度(即Iread_max和Iread_min之间的差)随着所使用的晶体管的尺寸越来越小，已随着时间变得更糟糕。大多数现代存储器的共同特征是使用分层的位线布置，其中，使用多层结构来代替沿存储器单元的列的总高度延伸并且连接至列中的每个单元的单个位线。实际上，单个位线被分割成多个“局部位线”，每个局部位线连接至列的一部分中的存储器单元。“全局位线”仍沿列的高度延伸，并且经由开关连接至局部位线。存储器读和写电路连接至全局位线，而不是直接连接至局部位线。在存储器访问期间，仅列的相关部分中的局部位线(经由其局部至全局开关)连接至全局位线。在每列中使用位线对的诸如SRAM的存储器件中，对中的每个位线可替换成这种分层位线电路，因此将存在连接至成对的全局位线的成对的局部位线，如图3所示。局部和全局位线之间的开关具有其自身的控制信号，该控制信号以与非分层存储器中的字线类似的方式工作。图4示出对诸如图3的存储器的读操作的时序。访问从预先充电至高值的局部和全局位线开始。在时间t1，字线变高，并且在大约相同的时间开关控制信号也被激活。差分电压建立在局部和全局位线上。由于局部和全局位线之间的电阻耦合，局部位线上的电压差较大。在时间t2全局位线上的电压差对于可靠感测来说足够大，并且在时间t3字线被无效，此外开关控制信号也在大约相同的时间被无效。最后，在时间t4，局部和全局位线被预先充电至回到高电平，为下一周期做好准备。分层位线电路旨在降低存储器访问期间由位线造成的总的有效电容，并且从而降低功耗和提高运行速度。每个连接至位线的存储器单元具有由于晶体管源极/漏极的存在而导致的负载电容，该晶体管源极/漏极建立至位线的连接。对于连接至列中所有存储器单元的单个位线的情况，总电容可能变大，并且每个局部位线仅看见该负载的部分。全局位线由连接局部和全局位线的开关加载，并且这些开关中的每一个可具有比单个存储器单元大的电容性负载，然而，全局位线连接至较小数量的这些开关而不是直本文档来自技高网...

【技术保护点】
一种存储器件(10)，包括：a)多个存储器单元，每个存储器单元(20)与字线(25)关联，所述多个存储器单元被分组为多个存储器单元组(30)；b)具有一个或多个局部位线(31，32)的每个存储器单元组(30)，所述一个或多个局部位线(31，32)操作地连接至所述存储器单元组(30)中的每个存储器单元(20)，对于所述一个或多个局部位线(31，32)来说，对存储器单元的访问由关联字线(25)控制；以及c)连接至感测放大器的一个或多个全局位线(11，12)，所述感测放大器被配置为根据所述一个或多个全局位线(11，12)的状态确定在存储器单元(20)中存储的数据值；其中，每个存储器单元组(30)被配置为当所述存储器单元组(30)的存储器单元(20)正被读取时使得所述存储器单元组(30)的一个或多个局部位线(31，32)作为输入被提供给逻辑电路(33)并且不连接至所述全局位线(11，12)，所述逻辑电路(33)被配置为根据所述存储器单元组(30)的一个或多个局部位线(31，32)的状态使得电容元件(34)连接至所述一个或多个全局位线(11，12)中的一个。

【技术特征摘要】
【国外来华专利技术】2013.04.08 GB 1306327.61.一种存储器件(10)，包括：
a)多个存储器单元，每个存储器单元(20)与字线(25)关联，所述
多个存储器单元被分组为多个存储器单元组(30)；
b)具有一个或多个局部位线(31，32)的每个存储器单元组(30)，所
述一个或多个局部位线(31，32)操作地连接至所述存储器单元组(30)中
的每个存储器单元(20)，对于所述一个或多个局部位线(31，32)来说，
对存储器单元的访问由关联字线(25)控制；以及
c)连接至感测放大器的一个或多个全局位线(11，12)，所述感测放大
器被配置为根据所述一个或多个全局位线(11，12)的状态确定在存储器单
元(20)中存储的数据值；
其中，每个存储器单元组(30)被配置为当所述存储器单元组(30)的
存储器单元(20)正被读取时使得所述存储器单元组(30)的一个或多个局
部位线(31，32)作为输入被提供给逻辑电路(33)并且不连接至所述全局
位线(11，12)，所述逻辑电路(33)被配置为根据所述存储器单元组(30)
的一个或多个局部位线(31，32)的状态使得电容元件(34)连接至所述一
个或多个全局位线(11，12)中的一个。
2.根据权利要求1所述的存储器件，其中，所述电容元件(34)由电容
器(34a)提供。
3.根据权利要求1所述的存储器件，其中，所述电容元件(34)由一个
或多个另外的存储器单元组(30a)的一个或多个局部位线(31a，32a)提
供，并且所述逻辑电路(33)被配置为将所述一个或多个全局位线(11，12)
中的一个连接至所述一个或多个另外的存储器单元组(30a)的一个或多个
局部位线(31a，32a)。
4.根据权利要求3所述的存储器件，其中，正被读取的存储器单元的存
储器单元组(30)位于所述存储器件(10)的列内，并且所述电容元件(34)
由位于所述存储器件(10)的同一列内的邻近存储器单元组(33a)的一个
或多个局部位线(31a，32a)提供。
5.根据权利要求3所述的存储器件，其中，正被读取的存储器单元位于

\t所述存储器件(10)的行内，并且所述电容元件(34)由一个或多个另外的
存储器单元组(30b，30c，30d)提供，对于所述一个或多个另外的存储器
单元组(30b，30c，30d)来说，每一个中的至少一个存储器单元(20)位
于所述存储器件(10)的同一行内。
6.根据权利要求3所述的存储器件，其中，所述逻辑电路(33)被配置
为将所述一个或多个全局位线(11，12)中的一个连接至一个或多个另外的
存储器单元组(30a，30b，30c，30d)的局部位线。
7.根据权利要求6所述的存储器件，其中，所述逻辑电路(33)被配置
为将所述一个或多个全局位线(11，12)中的一个连接至一个或多个另外的
存储器单元组(30b，30c，30d)的局部位线，对于所述一个或多个另外的
存储器单元组(30b，30c，30d)来说，每一个中的至少一个存储器单元(20)
与正被读取的存储器单元(20)的存储器单元组(30)共享字线。
8.根据权利要求6或7所述的存储器件，其中，所述逻辑电路(33)包
括：
针对每个全局位线(11，12)，将所述全局位线(11，12)连接至所述
一个或多个另外的存储器单元组(30b，30c，30d)的局部位线的第一晶体
管(33a，33c)和第二晶体管(33b，33d)，所述第一晶体管的栅极(33ag，
33cg)连接至所述存储器单元组(30)的局部位线(31，32)，并且所述第
二晶体管的栅极(33bg，33dg)连接至开关控制线(37)。
9.根据权利要求8所述的存储器件，其中，所述第一晶体管(33a，33c)
是PMOS晶体管。
10.根据权利要求7-9中任何一个所述的存储器件，并且还包括局部位线
选择电路(14)，所述局部位线选择电路(14)被配置为控制哪个局部位线
能够经由所述逻辑电路(33)连接至所述全局位线(11，12)。
11.根据权利要求10所述的存储器件，其中，所述存储器单元组(30)
和所述一个或多个另外的存储器单元组(30b，30c，30d)的局部位线中的
每一个经由开关(40，41)操作地连接至共享线路(34b)，所述开关由所述
局部位线选择电路(14)控制，并且所述共享线路(34)经由所述逻辑电路
(33)操作地连接至所述全局位线(11，12)。
12.根据权利要求11所述的存储器件，其中，将所述存储器单元组(30)

\t和所述一个或多个另外的存储器单元组(30b，30c，30d)中的每一个的局
部位线连接至所述共享线路(34b)的开关被配置为由所述局部位线选择电
路(14)提供的对应的列选择信号(42，42b，42c，42d)激活。
13.根据权利要求11或12所述的存储器件，其中，所述局部位线选择电
路(14)被配置为当所述存储器单元组(30)的存储器单元(20)正被读取
时，使得所述存储器单元组(30)的一个或多个局部位线(31，32)不连接
至所述共享线路(34b)。
14.根据权利要求11-13中任何一个所述的存储器件，其中，所述局部位
线选择电路(14)被配置为当所述存储器单元组(30)的存储器单元(20)
正被读取时，使得仅所述一个或多个另外的存储器单元组(30b，30c，30d)
中的每一个的局部位线连接至所述共享线路(34b)。
15.根据权利要求11-14中任何一个所述的存储器件，并且还包括预先充
电电压控制电路(15)，所述预先充电电压控制电路(15)包括由控制信号
控制的开关(15a)，所述开关(15a)将预先充电电压供应(15)操作地连
接至所述共享线路(34b)。
16.根据权利要求11-15中任何一个所述的存储器件，并且还包括电容控
制电路(16)，所述电容控制电路(16)包括由控制信号控制的开关(16a)，
所述开关(16a)将另外的电容元件(16b)操作地连接至所述共享线路(34b)。
17.根据权利要求15或16所述的存储器件，并且还包括反馈控制电路，
所述反馈控制电路被配置为检测由所述感测放大器从存储器单元读取的数
据值中的错误，并且针对与所述感测放大器关联的存储器单元根据所监控的
错误率改变所述控制信号。
18.根据权利要求17所述的存储器件，其中，所述反馈控制电路包括错
误检测电路(52)、监控器电路(53)和锁存器(54)，所述错误检测电路(52)
被配置为检测由所述感测放大器从存储器单元读取的数据值中的错误并且
向所述监控器电路(53)报告错误，所述监控器电路(53)被配置为确定所
监控的所述感测放大器的错误率何时超过阈值并且接着引起所述锁存器
(54)的状态的改变，所述锁存器(54)的输出作为所述控制信号被提供。
19.根据权利要求1所述的存储器件，其中，所述存储器件具有连接至所
述逻辑电路的第一和第二全局位线(11，12)，并且每个存储器单元组(30)

\t具有操作地连接至所述存储器单元组(30)中的每个存储器单元(20)以及
作为输入连接至所述逻辑电路(33)的第一和第二局部位线(31，32)，所
述逻辑电路(33)被配置为根据所述存储器单元组(30)的所述第一局部位
线(31)和所述第二局部位线(32)的状态使得所述电容元件(34)连接至
所述第一和第二全局位线(11，12)中的一个或另一个。
20.一种用于读取在作为存储器件(10)的部分的多个存储器单元中的存
储器单元(20)中存储的数据值的方法，所述多个存储器单元被分组为多个
存储器单元组(30)，其中每个存储器单元组与一个或多个局部位线(31，
32)关联，所述方法包括：
i)将与所述存储器单元关联的一个或多个局部位线(31，32)预先充电
至第一电压水平；
ii)将所述一个或多个局部位线(31，32)连接至所述存储器单元(20)
以使得所述一个或多个局部位线中的一个的电压水平随后取决于在所述存
储器单元(20)中存储的数据值；
iii)将所述一个或多个局部位线(31，32)从所述存储器单元(20)断
开；
iv)根据所述一个或多个局部位线(31，32)的状态使得电容元件(34)
连接至一个或多个全局位线(11，12)中的一个；以及
v)在不将所述一个或多个局部位线(31，32)连接至所述一个或多个
全局位线(11，12)的任何一个的情况下，感测在所述一个或多个全局位线
(11，12)上的电压以确定所述数据值。
21.根据权利要求20所述的方法，其中，所述电容元件(34)由电容器
(34a)提供。
22.根据权利要求20所述的方法，其中，所述电容元件(34)由与所述
多个存储器单元(30a，30b，30c，30d)中的一个或多个另外的存储器单元
关联的一个或多个局部位线提供。
23.根据权利要求20-22中的任何一个所述的方法，其中，在将所述电容
元件(34)连接至所述一个或多个全局位线(11，12)中的一个之前或者大
约同时，将所述局部位线(31，32)从所述存储器单元(20)断开。
24.根据权利要求20-23中任何一个所述的方法，并且还包括：
将所述一个或多个局部位线(31，32)作为输入提供给逻辑电路(33)，
其中所述逻辑电路(33)被配置为根据所述存储器单元的一个或多个局部位
线(31，32)的状态使得...

【专利技术属性】
技术研发人员：A·斯坦斯菲尔德，
申请(专利权)人：苏尔格有限公司，
类型：发明
国别省市：英国;GB