SRAM存储单元、存储阵列及存储器制造技术

本发明专利技术涉及一种SRAM存储单元、存储阵列及存储器。所述SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管、第二传输晶体管、第一双栅NMOS晶体管及第二双栅NMOS晶体管。本发明专利技术能够解决SRAM存储单元可能存在的写入操作失败的问题。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及一种SRAM存储单元、存储阵列及存储器。
技术介绍
静态随机存储器(Static Random Access Memory,以下简称SRAM)具有高速度、低功耗与标准工艺相兼容的优点，其广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。最常见的SRAM存储单元为6T单元，如图1所示，所述SRAM存储单元包括:第一PMOS晶体管MLO、第二 PMOS晶体管MLl、第一 NMOS晶体管MPDO、第二 NMOS晶体管MPDl、第三NMOS晶体管MPGO以及第四NMOS晶体管MPGl。所述第一 PMOS晶体管ML0、第二 PMOS晶体管ML1、第一 NMOS晶体管MPDO及第二NMOS晶体管MPDl构成双稳态电路,所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一 PMOS晶体管MLO及第二 PMOS晶体管MLl为上拉晶体管，第一 NMOS晶体管MPDO及第二 NMOS晶体管MPDl为下拉晶体管。第三NMOS晶体管MPGO以及第四NMOS晶体管MPGl为传输晶体管。继续参考图1，第一 PMOS晶体管MLO的栅极、第一 NMOS晶体管MPDO的栅极、第二PMOS晶体管MLl的漏极、第二 NMOS晶体管MPDl的漏极及第四NMOS晶体管MPGl源极连接以形成第一存储节点NI，第二 PMOS晶体管MLl的栅极、第二 NMOS晶体管MPDl的栅极、第一PMOS晶体管MLO的漏极、第一 NMOS晶体管MPDO的漏极及第三NMOS晶体管MPGO源极连接以形成第二存储节点NO。第三NMOS晶体管MPGO及第四NMOS晶体管MPGl的栅极连接字线WL ;第四NMOS晶体管MPGl的漏极与第一位线BL相连，第三NMOS晶体管MPGO的漏极与第二位线BLB相连。第一位线BL与第二位线BLB为互补位线。继续参考图1，第一 PMOS晶体管MLO的源极及第二 PMOS晶体管MLl的源极连接电源电压VDD，第一 NMOS晶体管MPDO的源极及第二 NMOS晶体管MPDl的源极连接对地电压VSS0当存储节点NI电压为高(电源电压VDD)而存储节点NO电压为低(对地电压VSS)，可将上述存储单元中存储的值称为逻辑I ;反之则可为逻辑O。上述SRAM存储单元的工作原理为:读操作时:对字线WL施加高电平(一般等于电源电压VDD)，此时，第三NMOS晶体管MPGO及第四NMOS晶体管MPGl导通；对第一位线BL和第二位线BLB施加高电平，由于第一存储节点NI及第二存储节点NO中其中一个为低电平，电流从第一位线BL或第二位线BLB流向低电平的那个存储节点，此时，第一位线BL或第二位线BLB的电位会降低，电位降低的那条位线会与未产生电位变化的位线产生电压差，当该电压差达到一定值后，可以使用存储单元外围电路中的灵敏放大器(图1中未示出)，对电压进行放大，以输出信号，从该信号中读出数据。写操作时:对字线WL施加高电平，此时，第三NMOS晶体管MPGO及第四NMOS晶体管MPGl导通；对第一位线BL和第二位线BLB —个施加高电平、另一个施加低电平，由于第一存储节点NI及第二存储节点NO中其中一个为低电平、另一个为高电平，因此，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的那一个存储节点流向低电平的那一条位线，从而使高电平的那一个存储节点电位下降，而低电平的那一个存储节点的电位提高，使SRAM存储单元存储了新的数据。设第一存储节点NI为高电平，第二存储节点NO为低电平，存储单元此时存储的逻辑值为1，若将存储的值改写为0，相应的操作为:将字线WL施加为高电压；将第一位线BL下拉为对地电压VSS，而第二位线BLB的电压则维持高电压；存储单元中，第二 PMOS晶体管MLl的驱动能力弱于第四NMOS晶体管MPGl的驱动能力，第一存储节点NI会被第一位线BL下拉至一个较低的电压,而第一存储节点NI的电压降低后会带动第二存储节点NO电压的上升，并促进第一存储节点NI的电压的进一步下降。上述过程为一正反馈过程，直至第一存储节点NI的电压下拉至对地电压VSS，而第二存储节点NO的电压则上拉至高电平，实现了存储单元中逻辑状态的改变，即从逻辑值I转变到逻辑值O。上述写操作时的位线及字线的操作波形及存储节点之间的波形变化示意图可参考图2。但是，随着集成电路的发展，制程偏差的增大和电源电压的降低使得SRAM存储单元越来越难以进行写操作，即SRAM内存储的数据难以被修改:由于晶体管尺寸的减小，工艺偏差相应增大，在这种情况下制造出来的SRAM单元难以保证所有存储单元晶体管之间的配置能够满足写操作的要求，比如:上拉晶体管与传输晶体管之间的驱动力未得到良好控制；上拉晶体管与下拉晶体管之间构成的反相器，其反转电压未能使之在写入时间内获得反转。上述情况可能会导致写入操作所需时间变长，或者，在写入时间内无法成功执行写入操作。图3基于图2所示的写入操作及写入时间，其是写操作失败时存储节点之间的波形变化图，其中，由于SRAM单元中第一存储节点NI与第二存储节点NO的反转时间过长，在字线WL由高电平变为低电平之后(即写入操作时限内)仍未完成反转，之后在存储单元自反馈的作用下，SRAM存储单元存储的逻辑值又恢复为原来的状态，导致写入失败。
技术实现思路
本专利技术解决的技术问题为，提供一种SRAM存储单元，以解决SRAM存储单元可能存在的写入操作失败的问题。为了解决上述技术问题，本专利技术技术方案提供了一种SRAM存储单元，包括:第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第一传输晶体管以及第二传输晶体管；其中，所述第一 PMOS晶体管的栅极、第一 NMOS晶体管的栅极、第二 PMOS晶体管的漏极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线；所述第二 PMOS晶体管的栅极、第二 NMOS晶体管的栅极、第一 PMOS晶体管的漏极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线；所述第一传输晶体管以及第二传输晶体管的控制极连接至字线，所述第一 PMOS晶体管的源极及第二 PMOS晶体管的源极连接至第一电压，所述第一 NMOS晶体管的源极及第二 NMOS晶体管的源极连接至第二电压；所述SRAM存储单元还包括:第一双栅NMOS晶体管及第二双栅NMOS晶体管；其中，所述第一双栅NMOS晶体管的第一栅极及第二双栅NMOS晶体管的漏极连接至所述第一存储节点，所述第一双栅NMOS晶体管的第二栅极连接至所述第一位线；所述第二双栅NMOS晶体管的第一栅极及第一双栅NMOS晶体管的漏极连接至所述第二存储节点，所述第二双栅NMOS晶体管的第二栅极连接至所述第二位线；所述第一双栅NMOS晶体管的源极连接至所述第一 NMOS晶体管的漏极，所述第二双栅NMOS晶体管的源极连接至所述第二 NMOS晶体管的漏极。当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种SRAM存储单元，其特征在于，包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；其中，所述第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线；所述第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线；所述第一传输晶体管以及第二传输晶体管的控制极连接至字线，所述第一PMOS晶体管的源极及第二PMOS晶体管的源极连接至第一电压，所述第一NMOS晶体管的源极及第二NMOS晶体管的源极连接至第二电压；所述SRAM存储单元还包括：第一双栅NMOS晶体管及第二双栅NMOS晶体管；其中，所述第一双栅NMOS晶体管的第一栅极及第二双栅NMOS晶体管的漏极连接至所述第一存储节点，所述第一双栅NMOS晶体管的第二栅极连接至所述第一位线；所述第二双栅NMOS晶体管的第一栅极及第一双栅NMOS晶体管的漏极连接至所述第二存储节点，所述第二双栅NMOS晶体管的第二栅极连接至所述第二位线；所述第一双栅NMOS晶体管的源极连接至所述第一NMOS晶体管的漏极，所述第二双栅NMOS晶体管的源极连接至所述第二NMOS晶体管的漏极。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王林，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31