数据读取方法、存储器控制电路单元及存储器储存装置制造方法及图纸

本发明专利技术提供一种用于可复写式非易失性存储器模块的数据读取方法、存储器控制电路单元及存储器储存装置。此方法包括依据此错误检查与校正码对使用者数据串执行错误校正解码操作以产生第一已解码数据串；搜索第一已解码数据串的已解码子数据单元之中的多个无法校正子数据单元，从此些无法校正子数据单元之中选出至少一目标子数据单元，在第一已解码数据串中调整此目标子数据单元以产生已调整使用者数据串，并且对已调整使用者数据串重新执行错误校正解码操作以产生第二已解码数据串；以及若在第二已解码数据串中已无错误比特时，将第二已解码数据串作为已校正数据串以传送给主机系统。本发明专利技术可有效地校正所读取的数据。

【技术实现步骤摘要】
数据读取方法、存储器控制电路单元及存储器储存装置
本专利技术涉及一种用于可复写式非易失性存储器模块的数据读取方法、存储器控制电路单元及存储器储存装置。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。一般来说，写入至可复写式非易失性存储器模块的数据都会根据一个错误更正码来编码，并且从可复写式非易失性存储器模块中所读取的数据也会经过对应的程序来解码。然而，错误更正码的更正能力有其上限。例如，若使用涡轮码算法或是低密度奇偶检查校正码算法经由迭代方式来实施错误更正码，随着迭代解码的次数增加至一定次数后，在后续的迭代解码过程中会出现错误比特数目不随着迭代次数的增加而减少的现象。此现象也称为错误饱和(errorfloor)。基此，如何能够对所读取的数据顺利地进行解码，以获取原始数据是此领域技术人员所致力的目标。
技术实现思路
本专利技术提供一种数据读取方法、存储器控制电路单元及存储器储存装置，其能够有效地校正所读取的数据。本专利技术的一范例实施例提出一种用于可复写式非易失性存储器模块的数据读取方法。此方法包括从可复写式非易失性存储器模块读取数据，其中此数据包括使用者数据串与错误检查与校正码组，此使用者数据包括多个子数据单元，错误检查与校正码组包括多个行错误校正码与多个列错误校正码，此些行错误校正码是分别地对应在以矩阵形式排列的此些子数据单元之中的多个行数据段，且此些列错误校正码是分别地对应在以矩阵形式排列的此些子数据单元之中的多个列数据段。本方法还包括依据此错误检查与校正码对此使用者数据串执行错误校正解码操作以产生第一已解码数据串，其中此第一已解码数据串包括对应此些子数据中至少部分的多个已解码子数据单元。本方法也包括搜索此些已解码子数据单元之中的至少一个无法校正子数据单元，从无法校正子数据单元之中选出至少一目标子数据单元，在第一已解码数据串中调整此至少一目标子数据单元以产生已调整使用者数据串，并且对已调整使用者数据串重新执行错误校正解码操作以产生第二已解码数据串。本方法还包括，将第二已解码数据串作为已校正数据串传送给主机系统以响应读取指令。在本专利技术的一范例实施例中，上述依据错误检查与校正码组对使用者数据串执行错误校正解码操作以产生第一已解码数据串的步骤包括依据此些行错误校正码与列错误校正码使用区块涡轮码算法解码此些行数据段与列数据段以获得上述已解码子数据单元。在本专利技术的一范例实施例中，上述数据读取方法还包括：判断在第一已解码数据串中是否存有错误比特；若在第一已解码数据串中无错误比特时，将第一已解码数据串作为已校正数据串传送给主机系统；以及若在第一已解码数据串中存有错误比特时，依据第一已解码数据串判断此些行数据段之中无法校正的行数据段的数目与此些列数据段之中无法校正的列数据段的数目是否小于预先定义值。其中上述搜索此些已解码子数据单元之中的无法校正子数据单元，识别此些无法校正子数据单元之中的目标子数据单元，在第一已解码数据串中调整目标子数据单元以产生已调整使用者数据串，对已调整使用者数据串重新执行错误校正解码操作以产生第二已解码数据串的步骤，是在此些行数据段之中无法校正的行数据段的数目小于预先定义值或此些列数据段之中无法校正的列数据段的数目小于预先定义值时被执行。在本专利技术的一范例实施例中，上述数据读取方法还包括：若此些行数据段之中无法校正的行数据段的数目与此些列数据段之中无法校正的列数据段的数目都不小于预先定义值，传送一错误信息给主机系统。在本专利技术的一范例实施例中，上述识别此些无法校正子数据单元之中的目标子数据单元的步骤包括：根据此些行数据段之中无法校正的行数据段与此些列数据段之中无法校正的列数据段将此些无法校正子数据单元之中的第一无法校正子数据单元作为目标子数据单元，其中此第一无法校正子数据单元是包括在此些行数据段之中的第一行数据段中且包括在此些列数据段之中的第一列数据段中，此些行错误校正码之中对应此第一行数据段的第一行错误校正码无法校正此第一行数据段并且此些列错误校正码之中对应此第一列数据段的第一列错误校正码无法校正此第一列数据段。在本专利技术的一范例实施例中，上述在第一已解码数据串中调整目标子数据单元以产生已调整使用者数据串的步骤包括：使用调整数据串与第一无法校正子数据单元进行互斥运算以调整第一无法校正子数据单元的至少一比特的值。本专利技术的一范例实施例提出一种用于控制可复写式非易失性存储器模块的忆体控制电路单元。此存储器控制电路单元包括主机接口、存储器接口、存储器管理电路与错误检查与校正电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块。存储器管理电路电性连接至主机接口与存储器接口。错误检查与校正电路电性连接至存储器管理电路。存储器管理电路发送读取指令序列以从可复写式非易失性存储器模块读取数据，其中此数据包括使用者数据串与错误检查与校正码组，此使用者数据包括多个子数据单元，错误检查与校正码组包括多个行错误校正码与多个列错误校正码，此些行错误校正码是分别地对应在以矩阵形式排列的此些子数据单元之中的多个行数据段，且此些列错误校正码是分别地对应在以矩阵形式排列的此些子数据单元之中的多个列数据段。错误检查与校正电路依据此错误检查与校正码对此使用者数据串执行错误校正解码操作以产生第一已解码数据串，其中此第一已解码数据串包括对应此些子数据中至少部分的多个已解码子数据单元。错误检查与校正电路搜索此些已解码子数据单元之中的至少一个无法校正子数据单元，从此些无法校正子数据单元之中选出至少一目标子数据单元，在第一已解码数据串中调整此目标子数据单元以产生已调整使用者数据串，并且对已调整使用者数据串重新执行错误校正解码操作以产生第二已解码数据串。再者，若在第二已解码数据串中已无错误比特时，存储器管理电路将第二已解码数据串作为已校正数据串传送给主机系统。在本专利技术的一范例实施例中，在上述依据错误检查与校正码对使用者数据串执行错误校正解码操作以产生第一已解码数据串的操作中，上述错误检查与校正电路依据此些行错误校正码与列错误校正码使用区块涡轮码算法解码此些行数据段与列数据段以获得上述已解码子数据单元。在本专利技术的一范例实施例中，上述错误检查与校正电路判断在第一已解码数据串中是否存有错误比特。其中若在第一已解码数据串中无错误比特时，存储器管理电路将第一已解码数据串作为已校正数据串传送给主机系统。若在第一已解码数据串中存有错误比特时，上述错误检查与校正电路依据第一已解码数据串判断此些行数据段之中无法校正的行数据段的数目与此些列数据段之中无法校正的列数据段的数目是否小于预先定义值。其中，上述错误检查与校正电路是在此些行数据段之中无法校正的行数据段的数目小于预先定义值或此些列数据段之中无法校正的列数据段的数目小于预先定义值时，才执行上述搜索已解码子数据单元之中的无法校正子数据单元，从无法校正子数据单元之中选出目标子数据单元，在第一已解码数据串中调整目标子数据单元以产生已调整使用者数据串，对已调整使用者本文档来自技高网...

【技术保护点】
一种数据读取方法，其特征在于，用于一可复写式非易失性存储器模块，所述数据读取方法包括：从所述可复写式非易失性存储器模块读取一数据，其中所述数据包括一使用者数据串与一错误检查与校正码组，所述使用者数据串包括多个子数据单元，所述错误检查与校正码组包括多个行错误校正码与多个列错误校正码，所述多个行错误校正码是分别地对应在以一矩阵形式排列的所述多个子数据单元之中的多个行数据段，且所述多个列错误校正码是分别地对应在以所述矩阵形式排列的所述多个子数据单元之中的多个列数据段；依据所述错误检查与校正码组对所述使用者数据串执行一错误校正解码操作以产生一第一已解码数据串，其中所述第一已解码数据串包括对应所述多个子数据单元中至少部分的多个已解码子数据单元；搜索所述多个已解码子数据单元之中的至少一无法校正子数据单元，从所述至少一无法校正子数据单元之中选出至少一目标子数据单元，在所述第一已解码数据串中调整所述至少一目标子数据单元以产生一已调整使用者数据串，并且对所述已调整使用者数据串重新执行所述错误校正解码操作以产生一第二已解码数据串；以及将所述第二已解码数据串作为一已校正数据串传送给一主机系统。

【技术特征摘要】
1.一种数据读取方法，其特征在于，用于一可复写式非易失性存储器模块，所述数据读取方法包括：从所述可复写式非易失性存储器模块读取一数据，其中所述数据包括一使用者数据串与一错误检查与校正码组，所述使用者数据串包括多个子数据单元，所述错误检查与校正码组包括多个行错误校正码与多个列错误校正码，所述多个行错误校正码是分别地对应在以一矩阵形式排列的所述多个子数据单元之中的多个行数据段，且所述多个列错误校正码是分别地对应在以所述矩阵形式排列的所述多个子数据单元之中的多个列数据段；依据所述错误检查与校正码组对所述使用者数据串执行一错误校正解码操作以产生一第一已解码数据串，其中所述第一已解码数据串包括对应所述多个子数据单元中至少部分的多个已解码子数据单元；搜索所述多个已解码子数据单元之中的至少一无法校正子数据单元，从所述至少一无法校正子数据单元之中选出至少一目标子数据单元，在所述第一已解码数据串中调整所述至少一目标子数据单元以产生一已调整使用者数据串，并且对所述已调整使用者数据串重新执行所述错误校正解码操作以产生一第二已解码数据串；以及将所述第二已解码数据串作为一已校正数据串传送给一主机系统。2.根据权利要求1所述的数据读取方法，其特征在于，依据所述错误检查与校正码组对所述使用者数据串执行所述错误校正解码操作以产生所述第一已解码数据串的步骤包括依据所述多个行错误校正码与所述多个列错误校正码解码所述多个行数据段与所述多个列数据段以获得所述多个已解码子数据单元。3.根据权利要求2所述的数据读取方法，其特征在于，还包括：判断在所述第一已解码数据串中是否存有错误比特；若在所述第一已解码数据串中无错误比特时，将所述第一已解码数据串作为所述已校正数据串传送给所述主机系统；以及若在所述第一已解码数据串中存有错误比特时，依据所述第一已解码数据串判断所述多个行数据段之中无法校正的行数据段的数目与所述多个列数据段之中无法校正的列数据段的数目是否小于一预先定义值，其中所述搜索所述多个已解码子数据单元之中的所述多个无法校正子数据单元，从所述多个无法校正子数据单元之中选出所述至少一目标子数据单元，在所述第一已解码数据串中调整所述至少一目标子数据单元以产生所述已调整使用者数据串，对所述已调整使用者数据串重新执行所述错误校正解码操作以产生所述第二已解码数据串的步骤，是在所述多个行数据段之中无法校正的行数据段的数目小于所述预先定义值或所述多个列数据段之中无法校正的列数据段的数目小于所述预先定义值时被执行。4.根据权利要求3所述的数据读取方法，其特征在于，还包括：若所述多个行数据段之中无法校正的行数据段的数目与所述多个列数据段之中无法校正的列数据段的数目都不小于所述预先定义值，传送一错误信息给所述主机系统。5.根据权利要求3所述的数据读取方法，其特征在于，识别所述至少一无法校正子数据单元之中的所述至少一目标子数据单元的步骤包括：根据所述多个行数据段之中之一无法校正的行数据段与所述多个列数据段之中之一无法校正的列数据段将所述至少一无法校正子数据单元之中的一第一无法校正子数据单元作为所述至少一目标子数据单元，其中所述第一无法校正子数据单元是包括在所述多个行数据段之中的一第一行数据段中且包括在所述多个列数据段之中的一第一列数据段中，所述多个行错误校正码之中对应所述第一行数据段的一第一行错误校正码无法校正所述第一行数据段并且所述多个列错误校正码之中对应所述第一列数据段的一第一列错误校正码无法校正所述第一列数据段。6.根据权利要求5所述的数据读取方法，其特征在于，在所述第一已解码数据串中调整所述至少一目标子数据单元以产生所述已调整使用者数据串的步骤包括：使用一调整数据串与所述第一无法校正子数据单元进行一逻辑运算以调整所述第一无法校正子数据单元的至少一比特的值。7.一种存储器控制电路单元，其特征在于，用于控制一可复写式非易失性存储器模块，所述存储器控制电路单元包括：一主机接口，用以电性连接至一主机系统；一存储器接口，用以电性连接至所述可复写式非易失性存储器模块；一存储器管理电路，电性连接至所述主机接口与所述存储器接口；以及，一错误检查与校正电路，电性连接至所述存储器管理电路，其中所述存储器管理电路发送一读取指令序列以从所述可复写式非易失性存储器模块读取一数据，其中所述数据包括一使用者数据串与一错误检查与校正码组，所述使用者数据包括多个子数据单元，所述错误检查与校正码组包括多个行错误校正码与多个列错误校正码，所述多个行错误校正码是分别地对应在以一矩阵形式排列的所述多个子数据单元之中的多个行数据段，且所述多个列错误校正码是分别地对应在以所述矩阵形式排列的所述多个子数据单元之中的多个列数据段，其中所述错误检查与校正电路依据所述错误检查与校正码组对所述使用者数据串执行一错误校正解码操作以产生一第一已解码数据串，其中所述第一已解码数据串包括对应所述多个子数据单元中至少部分的多个已解码子数据单元，其中所述错误检查与校正电路搜索所述多个已解码子数据单元之中的至少一个无法校正子数据单元，从所述至少一个无法校正子数据单元之中选出至少一目标子数据单元，在所述第一已解码数据串中调整所述至少一目标子数据单元以产生一已调整使用者数据串，并且对所述已调整使用者数据串重新执行所述错误校正解码操作以产生一第二已解码数据串，其中所述存储器管理电路将所述第二已解码数据串作为一已校正数据串传送给所述主机系统。8.根据权利要求7所述的存储器控制电路单元，其特征在于，在依据所述错误检查与校正码组对所述使用者数据串执行所述错误校正解码操作以产生所述第一已解码数据串的操作中，所述错误检查与校正电路依据所述多个行错误校正码与所述多个列错误校正码使用一区块涡轮码算法解码所述多个行数据段与所述多个列数据段以获得所述多个已解码子数据单元。9.根据权利要求8所述的存储器控制电路单元，其特征在于，所述错误检查与校正电路判断在所述第一已解码数据串中是否存有错误比特，其中若在所述第一已解码数据串中无错误比特时，所述存储器管理电路将所述第一已解码数据串作为所述已校正数据串传送给所述主机系统，其中若在所述第一已解码数据串中存有错误比特时，所述错误检查与校正电路依据所述第一已解码数据串判断所述多个行数据段之中无法校正的行数据段的数目与所述多个列数据段之中无法校正的列数据段...

【专利技术属性】
技术研发人员：林纬，王天庆，赖国欣，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾,71