存储器单元器件及其制造方法技术

本发明专利技术公开了一种存储器单元器件，包括：栅极ONO层，栅电极材料层和侧墙，源区和漏区分别和对应的侧墙自对准，栅电极材料层和两侧的源漏区完全没有交叠；沟道区包括被栅电极材料层覆盖的栅控沟道区和栅控沟道区两侧的导通沟道区；导通沟道区和对应的源区或漏区相交叠并用于实现栅控沟道区的沟道和源漏区之间的连接；通过调节源区和漏区之间的间距和栅电极材料层的宽度的比值以及导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。本发明专利技术还公开了一种存储器单元器件的制造方法。本发明专利技术能极大地改善漏极干扰，并且能保证存储器件的编程、擦除、读的操作的特性基本不变，能不改变单元器件的面积。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，特别是涉及一种存储器单元器件；本专利技术还涉及一种存储器单元器件的制造方法。
技术介绍
存储器(Memory)包括由多个单元(Cell)器件组成的阵列结构，在非挥发性存储器的单元器件一般采用SONOS器件，SONOS器件中ONO分别代表底部氧化层，中间氮化层和顶部氧化层，栅极ONO层的底部为半导体衬底如硅衬底，半导体衬底用S表示；栅极ONO层的顶部为栅电极材料层，栅电极材料层一般采用多晶硅栅，故也用S表示；各英文字母合起来一起表示SONOS器件。其中，底部氧化层为隧穿氧化层，用于实现存储单元的隧穿编程和擦除；中间氮化层的缺陷能够进行电荷存储即中间氮化层为电荷存储层；顶部氧化层为阻挡氧化层(BlockingOxide)，通过顶部多晶硅栅所加电压实现对电荷的存储或沟道的形成的控制。SONOS器件的栅极ONO层以及顶部多晶硅栅两侧的半导体衬底表面中形成有源区和漏区，现有结构中，源区和漏区都是重掺杂且具有一定的结深，源区和漏区往往会横向扩散到多晶硅栅的底部从而会出现多晶硅栅和两侧的源区和漏区交叠的情形。多晶硅栅和两侧的源区和漏区交叠容易形成漏极干扰(Draindisturb)。对于漏极干扰，现说明如下：由于存储器是由单元器件组成的阵列结构，阵列结构中同一列或行相应的电极线会连接在一起，在对一个单元器件进行编程时需要在对应电极线加相应的电压，所加电压会对相邻的单元器件产生影响，当相邻单元的漏极电压过高而栅极电压较低时，该相邻单元器件的漏栅电压差会使其存储的电荷发生泄漏，减少保存时间，根据附图1详细说明如下：如图1所示，是现有存储器的单元器件的阵列图；仅画出了四个相邻的单元器件，每个单元为2T结构，即每个单元器件包含两个晶体管，一个为存储管601，另一个为选择管602，这里仅是以2T结构来说明漏极干扰，单元器件也能为其它结构如1T。每一行的存储管601的栅极都连接到对应行的字线WLS，每一行的选择管602的栅极都连接到对应行的字线WL，存储器件还由相应的全局字线GlobalWLS，每一列的存储管601的漏极都连接到对应的位线BL，存储管601的源极连接相应的选择管602的漏极，每一列的选择管602的源极连接对应的源极线SRC。四个相邻的单元器件分别用Target，A，B，C表示，Target对应的单元器件为编程所对应的目标单元，A表示和Target相邻且同行的单元器件，C表示和Target相邻且同列的单元器件，B表示行和C相同、列和A相同的单元器件。为了举例说明漏极干扰，现在举一个具体的编程所对应的电压参数来说明，在实际情形中，各电压参数的大小可以根据实际情况改变，这里仅仅用于说明漏极干扰，如下面的表一所示：表一中Operation表示对应的操作，操作有三种，一种为擦除即Erase，一种为编程即Program，一种为读取即Read；Cell表示对应的单元器件，具体的各单元分别对应于图1中的Target，A，B，C；VWL表示图1中字线WL所加的电压；VWLS/VG，表示VWLS对应于存储管601的栅极电压VG，也即图1中字线WLS的电压；VSL表示图1中的源极线SRC的电压；VBL/VD中的VBL对应于存储管601的漏极电压VD，也即为图1中的位线电压；VBPW/VB表示衬底电极电压；Disturb表示发生干扰的单元器件。表一中电压的单位都为V。由表一所示可知，当对Target进行Program时，B所对应的单元器件的VWLS即栅极电压VG为-4.5V～-2.0V，而VBL即漏极电压VD为0.6V～2.1V，这样会使得B所对应的单元器件的VD和VG的电压差较大，从而容易产生漏极干扰，也即如果B存储单元长期处在该偏压下，存储在B单元的中电荷会由于电荷的隧穿作用而流失掉，从而使得存储数据出错。在表一中用DrainDisturb表示。表一
技术实现思路
本专利技术所要解决的技术问题是提供一种存储器单元器件，能极大地提高抗漏极干扰的能力。为此，本专利技术还提供一种存储器单元器件的制造方法。为解决上述技术问题，本专利技术提供的存储器单元器件的存储管包括：栅极ONO层，由形成于第一导电类型掺杂的半导体衬底表面的底部氧化层、中间氮化层和顶部氧化层叠加形成。在所述栅极ONO层的表面形成有栅电极材料层和侧墙，所述侧墙位于所述栅电极材料层的两侧面。在所述栅电极材料层的两侧的所述侧墙外的所述半导体衬底表面形成有源区和漏区，所述源区和所述漏区分别和对应的所述侧墙自对准，所述源区和所述漏区都由第二导电类型重掺杂区组成。在从所述源区到所述漏区的方向上，所述栅电极材料层的宽度小于所述源区和所述漏区之间的间距，所述栅电极材料层和两侧的所述源区和所述漏区完全没有交叠；所述源区和所述漏区之间形成有沟道区，所述沟道区包括被所述栅电极材料层覆盖的栅控沟道区和位于所述栅控沟道区两侧的导通沟道区。所述导通沟道区具有第二导电掺杂类型掺杂，所述导通沟道区的掺杂浓度小于所述源区或所述漏区的掺杂浓度，所述导通沟道区的结深小于所述源区或所述漏区的结深；所述导通沟道区和对应的所述源区或所述漏区相交叠并用于实现所述栅控沟道区的沟道和所述源区或所述漏区之间的连接。通过调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值以及所述导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。进一步的改进是，通过调节所述侧墙的宽度调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值。进一步的改进是，所述存储器单元器件为耗尽型SONOS器件，所述栅控沟道区具有第二导电掺杂类型掺杂，所述栅控沟道区和所述导通沟道区连接成一整体且采用相同的工艺同时形成。进一步的改进是，所述沟道区通过在所述栅极ONO层形成前通过全面注入形成于所述半导体衬底表面。进一步的改进是，所述存储器单元器件为增强型SONOS器件，所述栅控沟道区具有第一导电掺杂类型掺杂。进一步的改进是，所述栅控沟道区由第一导电掺杂类型掺杂的所述半导体衬底表面直接组成；所述导通沟道区通过在所述栅电极材料层形成后采用带倾角的离子注入形成。进一步的改进是，所述半导体衬底为硅衬底。进一步的改进是，所述底部氧化层为淀积氧化硅层，所述中间氮化层为氮化硅层，所述顶部氧化层为氧化硅层。进一步的改进是，所述栅电极材料层为多晶硅栅。进一步的改进是，所述侧墙由形成于所述多晶硅栅侧面的侧墙ONO层组成，所述侧墙ONO层包括依次叠加于所述多晶硅栅侧面的第一氧化硅层、第二氮化硅层和第三氧化硅层。进一步的改进是，所述存储器单元器件还包括halo注入区和LDD区，所述halo注入区和LDD区都和所述侧墙ONO层中的第二氮化硅层的侧面自对准，通过调节所述第一氧化硅层和所述第二氮化硅层的宽度使所述halo注入区和LDD区外移。进一步的改进是，所述源区和所述漏区分别和对应的所述侧墙的所述第三氧化硅层自对准，通过调节所述第一氧化硅层、所述第二氮化硅层和所述第三氧化硅层的宽度调节所述源区和所述漏区之间的间距。进一步的改进是，所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型；或者，所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。为解决上述技术问题，本专利技术提供的存储器单元器件的制造方法本文档来自技高网...

【技术保护点】
一种存储器单元器件，其特征在于，存储器单元器件的存储管包括：栅极ONO层，由形成于第一导电类型掺杂的半导体衬底表面的底部氧化层、中间氮化层和顶部氧化层叠加形成；在所述栅极ONO层的表面形成有栅电极材料层和侧墙，所述侧墙位于所述栅电极材料层的两侧面；在所述栅电极材料层的两侧的所述侧墙外的所述半导体衬底表面形成有源区和漏区，所述源区和所述漏区分别和对应的所述侧墙自对准，所述源区和所述漏区都由第二导电类型重掺杂区组成；在从所述源区到所述漏区的方向上，所述栅电极材料层的宽度小于所述源区和所述漏区之间的间距，所述栅电极材料层和两侧的所述源区和所述漏区完全没有交叠；所述源区和所述漏区之间形成有沟道区，所述沟道区包括被所述栅电极材料层覆盖的栅控沟道区和位于所述栅控沟道区两侧的导通沟道区；所述导通沟道区具有第二导电掺杂类型掺杂，所述导通沟道区的掺杂浓度小于所述源区或所述漏区的掺杂浓度，所述导通沟道区的结深小于所述源区或所述漏区的结深；所述导通沟道区和对应的所述源区或所述漏区相交叠并用于实现所述栅控沟道区的沟道和所述源区或所述漏区之间的连接；通过调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值以及所述导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。...

【技术特征摘要】
1.一种存储器单元器件，其特征在于，存储器单元器件的存储管包括：栅极ONO层，由形成于第一导电类型掺杂的半导体衬底表面的底部氧化层、中间氮化层和顶部氧化层叠加形成；在所述栅极ONO层的表面形成有栅电极材料层和侧墙，所述侧墙位于所述栅电极材料层的两侧面；在所述栅电极材料层的两侧的所述侧墙外的所述半导体衬底表面形成有源区和漏区，所述源区和所述漏区分别和对应的所述侧墙自对准，所述源区和所述漏区都由第二导电类型重掺杂区组成；在从所述源区到所述漏区的方向上，所述栅电极材料层的宽度小于所述源区和所述漏区之间的间距，所述栅电极材料层和两侧的所述源区和所述漏区完全没有交叠；所述源区和所述漏区之间形成有沟道区，所述沟道区包括被所述栅电极材料层覆盖的栅控沟道区和位于所述栅控沟道区两侧的导通沟道区；所述导通沟道区具有第二导电掺杂类型掺杂，所述导通沟道区的掺杂浓度小于所述源区或所述漏区的掺杂浓度，所述导通沟道区的结深小于所述源区或所述漏区的结深；所述导通沟道区和对应的所述源区或所述漏区相交叠并用于实现所述栅控沟道区的沟道和所述源区或所述漏区之间的连接；通过调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值以及所述导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。2.如权利要求1所述的存储器单元器件，其特征在于：通过调节所述侧墙的宽度调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值。3.如权利要求1所述的存储器单元器件，其特征在于：所述存储器单元器件为耗尽型SONOS器件，所述栅控沟道区具有第二导电掺杂类型掺杂，所述栅控沟道区和所述导通沟道区连接成一整体且采用相同的工艺同时形成。4.如权利要求3所述的存储器单元器件，其特征在于：所述沟道区通过在所述栅极ONO层形成前通过全面注入形成于所述半导体衬底表面。5.如权利要求1所述的存储器单元器件，其特征在于：所述存储器单元器件为增强型SONOS器件，所述栅控沟道区具有第一导电掺杂类型掺杂。6.如权利要求5所述的存储器单元器件，其特征在于：所述栅控沟道区由第一导电掺杂类型掺杂的所述半导体衬底表面直接组成；所述导通沟道区通过在所述栅电极材料层形成后采用带倾角的离子注入形成。7.如权利要求1所述的存储器单元器件，其特征在于：所述半导体衬底为硅衬底。8.如权利要求7所述的存储器单元器件，其特征在于：所述底部氧化层为淀积氧化硅层，所述中间氮化层为氮化硅层，所述顶部氧化层为氧化硅层。9.如权利要求7所述的存储器单元器件，其特征在于：所述栅电极材料层为多晶硅栅。10.权利要求9所述的存储器单元器件，其特征在于：所述侧墙由形成于所述多晶硅栅侧面的侧墙ONO层组成，所述侧墙ONO层包括依次叠加于所述多晶硅栅侧面的第一氧化硅层、第二氮化硅层和第三氧化硅层。11.如权利要求10所述的存储器单元器件，其特征在于：所述存储器单元器件还包括halo注入区和LDD区，所述halo注入区和LDD区都和所述侧墙ONO层中的第二氮化硅层的侧面自对准，通过调节所述第一氧化硅层和所述第二氮化硅层的宽度使所述halo注入区和LDD区外移。12.如权利要求10所述的存储器单元器件，其特征在于：所述源区和所述漏区分别和对应的所述侧墙的所述第三氧化硅层自对准，通过调节所述第一氧化硅层、所述第二氮化硅层和所述第三氧化硅层的宽度调节所述源区和所述漏区之间的间距。13.如权利要求1至12中任一权利要求所述的存储器单元器件，其特征在于：所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型；或者，所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。14.一种存储器单元器件的制造方法，其特征在于，形成存储器单元器件的存储管的步骤包括：步骤一、在第一导电类型掺杂的半导体衬底表面形成由底部氧化...

【专利技术属性】
技术研发人员：许昭昭，钱文生，石晶，刘冬华，段文婷，胡君，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31