一种存储器错误检测装置，在同一个芯片上包括控制装置、存储器单元阵列、页缓冲器、错误检测单元以及IO缓冲器，错误检测单元位于页缓冲器与IO缓冲器之间用于在控制装置的控制下对存储器单元阵列中的错误进行检测。依照本发明专利技术的存储器错误检测方法及装置，在页缓冲器和IO缓冲器之间插入错误检测单元，在存储器进行编程和擦除操作之后实现内部错误检测操作，获取错误存储单元信息，简易快速并低成本实现了错误检测。
【技术实现步骤摘要】
本专利技术涉及一种非易失性存储器操作方法及装置，特别是涉及一种存储器错误检测方法及装置。
技术介绍
随着NAND Flash存储器的存储密度和制造进程的不断升级，存储单元的可靠性问题受到越来越多的挑战，目前研究实践表明合理使用错误纠正码(ECC)能够有效提高器件可靠性以及延长使用寿命。对于一定长度的序列，其中错误单元的总位数是ECC能否成功纠错的重要参数，因此如何快速获取该参数十分重要。另一方面，在载有NAND Flash裸片的晶圆制造过程中，由于工艺流程十分复杂，不可避免的导致某些芯片中的存储单元存在缺陷。芯片中失效单元的数目是衡量其品质的一个关键参数，因此为了实现高效筛选芯片的目的，必须快速获取存储数据出错的总位数。此外，在NAND Flash单芯片价格(Average Selling Price, ASP)降低的同时，不断增长的芯片存储密度却使测试成本变得越来越高。因此缩减测试成本成为亟待解决的问题。在芯片内以较小的代价实现芯片的可测性设计，可以有效地优化测试流程、缩短测试时间、减少测试资源消耗。如图1所示为一种存储器错误检测装置，包括电压发生器、解码器、存储器单元阵列、控制器、页缓冲器以及输入/输出(I/o)缓冲器，其中控制器包括寄存器和指令接口。1/0缓冲器从装置外获取指令经过指令接口输送至控制器内的寄存器，在控制器向电压发生器发送的控制信号VG_signal、以及向解码器发送的控制信号DEC_signal的控制下，电压发生器发出的电信号经过解码器变为字线(WL)控制信号并输送至存储器单元阵列，同时控制器向页缓冲器发送页选择信号PB_signal，页缓冲器向存储器单元阵列发送位线(BL)信号以与WL结合而获取阵列中某个行列的具体单元数值，并返回至页缓冲器中，最后输出至10缓冲器。图2示出了其错误检测方法:首先装载测试数据并编程到待测存储单元，例如经由10缓冲器、页缓冲器将数据编程到存储器单元阵列中；然后如图1前述过程，读取测试单元中所存储的数据；最后对测试数据与读出数据进行片外比较，获得测试结果。为了获得测试结果，必须在图1所示的芯片外部比较测试数据以及读取的数据，这样存在两个基本问题:1)外部测试结构除了执行编程、读取操作外，还必须包含特定的比较功能模块，以便将两者数据进行比较，增加了测试的复杂度；2)错误检测流程包括编程、读取、比较三个基本操作，其中基于外部测试结构的比较分析，速度难以保证。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种能够简易、快速进行错误检测的存储器错误检测方法及装置。为此，本专利技术提供了一种存储器错误检测装置，在同一个芯片上包括控制装置、存储器单元阵列、页缓冲器、错误检测单元以及10缓冲器，错误检测单元位于页缓冲器与10缓冲器之间用于在控制装置的控制下对存储器单元阵列中的错误进行检测。其中，控制装置包括电压发生器、解码器、控制器，在控制器的控制下解码器将来自电压发生器的信号转变为存储器单元阵列的字线控制信号；优选地，控制装置的控制器进一步包括用于存储错误检测单元检测结果的错误检测单元寄存器，以及用于接收指令或测试指令的指令/测试接口。其中，错误检测单元包括组合逻辑运算模块、加法器、累加器、触发器、比较器、选择器，寄存器包括错误码计数寄存器、错误位计数寄存器、故障阈值寄存器、通过/故障状态寄存器、通过/故障标记寄存器、包含错误位地址的其他错误信息寄存器。其中，页缓冲器中的数据与10缓冲器输入的参考数据通过异或门存入错误码计数寄存器，错误码计数寄存器与复位信号输入累加器与触发器构成的反馈回路，反馈回路的输出一路连接至比较器、在比较器处与来自故障阈值寄存器的阈值作比较，比较的结果经过选择器选择之后存入通过/故障状态寄存器，反馈回路的输出另一路连接至错误位计数寄存器阵列。其中，页缓冲器分为S个区段，错误位计数寄存器阵列包括对应的S个错误位计数寄存器，S大于等于1。本专利技术还提供了一种存储器错误检测方法，采用如前所述的任一种存储器错误检测装置，在控制装置的控制下通过位于页缓冲器与10缓冲器之间的错误检测单元对存储器单元阵列中的错误进行检测，其中，所述方法包括步骤:a、通过10缓冲器装载测试数据并编程到存储器单元阵列；b、根据指令，对存储器单元阵列执行错误检测操作，将错误数据位的总数以及错误数据位的地址存储到控制器中的寄存器；c、通过读取控制器中的寄存器的数值，直接获得错误检测结果。其中，步骤b进一步包括:bl、从存储器单元向页缓冲器读取测试数据；b2、从页缓冲器向错误检测单元读取测试数据，并且同时从10缓冲器向错误检测单元加载参考数据；b3、在错误检测单元中将测试数据与参考数据作比较；b4、对比较的结果进行计数处理。其中，步骤b4进一步包括:对错误位计数，列地址递增，以及判定列地址是否超过当前区段，如果否则返回至步骤b2，如果是则前进至后续步骤。其中，步骤b4之后进一步包括:判定错误是否大于阈值，如果是则设置故障标记，如果否则设置通过标记；存储故障信息；计数器复位；区段递增；判定是否超过最后区段，如果是则结束，如果否则返回至步骤b2。其中，步骤bl之前进一步包括:判定是否存在错误检测指令，如果是则继续执行步骤bl，如果否则空载等待。依照本专利技术的存储器错误检测方法及装置，在页缓冲器和10缓冲器之间插入错误检测单元，在存储器进行编程和擦除操作之后实现内部错误检测操作，获取错误存储单元信息，简易快速并低成本实现了错误检测。【附图说明】以下参照附图来详细说明本专利技术的技术方案，其中:图1为一种存储器错误检测结构示意图；图2为图1所示的错误检测方法的流程图；图3为本专利技术存储器错误检测架构示意图；图4为图3所示的错误检测方法的整体流程图；图5为图3中页缓冲器的分段示意图；图6为图3中寄存器的不意图；图7为图4所示整体流程图对应的具体各个步骤；图8为图3所示架构工作时的时序图；图9为图3所示架构的具体电路结构。【具体实施方式】以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能够简易、快速进行错误检测的存储器错误检测方法及装置。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。本专利技术的存储器错误检测装置的整体架构如图3所示，包括电压发生器、解码器、存储器单元阵列、控制器、页缓冲器、输入/输出(I/O)缓冲器、以及本专利技术特有的错误检测单元?DU)，其中控制器包括EDU寄存器和指令/测试接口。I/O缓冲器从装置外获取测试指令并输送至指令/测试接口，在控制器向电压发生器发送的控制信号VG_signal、以及向解码器发送的控制信号DEC_signal的控制下，电压发生器发出的电信号经过解码器变为字线(WL)控制信号并输送至存储器单元阵列，同时控制器向页缓冲器发送页选择信号PB_signal，页缓冲器向存储器单元阵列发送位线(BL)信号以与WL结合而获取阵列中某个行列的具体单元数值，并返回至页缓冲器中，EDU在控制器发送的EDU_signal控制信号的控制下对页缓冲器进行错误本文档来自技高网...
【技术保护点】
一种存储器错误检测装置，在同一个芯片上包括控制装置、存储器单元阵列、页缓冲器、错误检测单元以及IO缓冲器，错误检测单元位于页缓冲器与IO缓冲器之间用于在控制装置的控制下对存储器单元阵列中的错误进行检测。
【技术特征摘要】
【专利技术属性】
技术研发人员：叶甜春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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