在非易失性存储器处理纠错码的方法及非易失性存储装置制造方法及图纸

本发明专利技术公开了一种在非易失性存储器中处理纠错码(Error Correcting Code，ECC)的方法及非易失性存储装置，所述方法包括对一数据码执行一第一纠错操作，以产生一第一校验码；压缩所述第一校验码，以产生一压缩校验码；对所述压缩校验码执行一第二纠错操作，以产生一额外校验码；以及将所述数据码、所述压缩校验码及所述额外校验码写入所述非易失性存储器的一存储单元。通过上述方法，可提升非易失性存储器的寿命。

【技术实现步骤摘要】

本专利技术涉及一种在非易失性存储器中处理纠错码(Error Correcting Code7ECC)的方法及其非易失性存储装置，尤其涉及一种可提升非易失性存储器寿命的处理纠错码的方法及其非易失性存储装置。
技术介绍
存储器控制器常用于存储器系统(特别是非易失性存储器系统)中，用来进行工作管理。一般来说，当非易失性存储器系统的电源关闭时，存储在非易失性存储器系统的数据不会遗失，因此非易失性存储器系统可作为一种用来存储系统数据的重要装置。在各类非易失性存储器系统中，由于与非门型闪速存储器(NAND Flash Memory)具有低功耗及速度快的优点，因此，伴随近年来便携设备的普及化，与非门型闪速存储器已被广为采用。然而，由于与非门型闪速存储器可写入/清除的次数有限，因此具有一定的寿命。目前业界主要采用两种方法来提高与非门型闪速存储器的寿命。一种方法是在闪速转换层(Flash Translat1n Layer, FTL)采用较小存储单元进行映射，以降低写入放大率(writeamplificat1n);另一种方法则是使用纠错码(Error Correcting Code, ECC)技术，以修正闪速存储器所存储的数据中的误码。在与非门型闪速存储器执行多次写入/清除以后，位错误率往往会随之而上升，因此需采用具有更高纠错能力的纠错码。在此情况下，需要数量更多的校验码来进行纠错，然而，与非门型闪速存储器内部用来存储校验码的空间有限。因此，实有必要有效地进行校验码的配置，并使用适当的纠错码来提升与非门型闪速存储器的纠错能力。
技术实现思路
因此，本专利技术的主要目的即在于提供一种在非易失性存储器中处理纠错码(ErrorCorrecting Code, ECC)的方法,其可通过适当地使用纠错码，同时使校验码有效地存储在非易失性存储器的有限存储空间中，进而提升非易失性存储器的寿命。本专利技术公开一种在非易失性存储器处理纠错码的方法，包括对一数据码执行一第一纠错操作，以产生一第一校验码；压缩所述第一校验码，以产生一压缩校验码；对所述压缩校验码执行一第二纠错操作，以产生一额外校验码；以及将所述数据码、所述压缩校验码及所述额外校验码写入所述非易失性存储器的一存储单元。本专利技术还公开一种非易失性存储装置，包括一非易失性存储器；以及一存储器控制器。所述存储器控制器耦接至所述非易失性存储器，用来在所述非易失性存储器中处理纠错码。所述存储器控制器包括一存储器缓冲区；一纠错码模块，用来对存储在所述存储器缓冲区的一数据码执行一第一纠错操作，以产生一第一校验码；一压缩模块，用来压缩所述第一校验码，以产生一压缩校验码，其中，所述纠错码模块还对所述压缩校验码执行一第二纠错操作，以产生一额外校验码；以及一处理器，用来将所述数据码、所述压缩校验码及所述额外校验码写入所述非易失性存储器的一存储单元。本专利技术还公开一种在非易失性存储器处理纠错码的方法，包括将所述非易失性存储器的一存储单元分割为一数据区及一备用区；将一第一数据码分割为N个字码(codeword);对所述N个字码执行一第一纠错操作，以分别产生N组第一校验码；以及分配所述数据区中N个部分来存储所述N个字码，并分配所述备用区中N个部分来存储所述N组第一校验码；其中，所述备用区的所述N个部分中每一部分的大小不小于一数值，所述数值是根据对所述N个字码中任一字码执行一第二纠错操作所产生的一第二校验码的大小而决定。本专利技术还公开一种非易失性存储装置，包括一非易失性存储器以及一存储器控制器。所述非易失性存储器包括一存储单元，所述存储单元被分割为一数据区及一备用区。所述存储器控制器耦接至所述非易失性存储器，通过执行以下步骤以在所述非易失性存储器中处理纠错码:将一第一数据码分割为N个字码；对所述N个字码执行一第一纠错操作，以分别产生N组第一校验码；以及分配所述数据区中N个部分来存储所述N个字码，并分配所述备用区中N个部分来存储所述N组第一校验码；其中，所述备用区的所述N个部分中每一部分的大小不小于一数值，所述数值是根据对所述N个字码中任一字码执行一第二纠错操作所产生的一第二校验码的大小而决定。【附图说明】图1为本专利技术实施例一非易失性存储装置的示意图。图2为本专利技术实施例一纠错流程的示意图。图3A为本专利技术实施例数据码及校验码写入非易失性存储器的一存储单元的流程图。图3B为本专利技术实施例数据码及校验码写入非易失性存储器的另一存储单元的流程图。图4为本专利技术实施例一纠错流程的示意图。图5为本专利技术实施例在一存储单元中根据具有较高纠错能力的纠错操作所对应的校验码来保留存储空间的流程图。图6为图5的存储单元与一般采用等级较低的纠错操作的存储单元的比较的示意图。图7为本专利技术实施例一存储单元中一数据区及一备用区的配置的示意图。其中，附图标记说明如下:10非易失性存储装置100非易失性存储器102存储器控制器110存储器缓冲区112纠错码模块114压缩模块116处理器20纠错流程200 ?210步骤302 ?310、312 ?320步骤Cl、Cl’高速缓存Ml、Ml’、M2、M3存储单元Cff_l ?CW_N、Cff_l，?字码CW_N，、CW_x、CW_yECC_1 ?ECC_N、ECC_1， ?校验码ECC_N，、ECC_x、ECC_y、ECC_x，、ECC_y’C_ECC、C_ECC_1 ?C_ECC_N 压缩校验码A_ECC、A_ECC_1 ?A_ECC_N 额外校验码40纠错流程400 ?410步骤502 ?508步骤D1、D2数据区S1、S2备用区【具体实施方式】请参考图1，图1为本专利技术实施例一非易失性存储装置10的示意图。如图1所示，非易失性存储装置10包括一非易失性存储器100及一存储器控制器102。非易失性存储器100包括多个存储单元，其中每一存储单元可为一存储页或一部分写入页(如IkB或2kB)，其可根据存储器控制器102所定义的映射单位以及非易失性存储器100的特性而定。部分写入页为存储页的一部分，而每一存储页可包括多个部分写入页。存储器控制器102耦接至非易失性存储器100，其可在非易失性存储器100写入数据，并管理非易失性存储器100的各项运作。存储器控制器102包括一存储器缓冲区110、一纠错码模块112、一压缩模块114及一处理器116。存储器控制器102包括一闪速转换层(Flash Translat1n Layer,FTL)，用来管理非易失性存储器100中对应于每一存储单元的映射信息。存储器控制器102也可用来管理每一存储单元的数据写入策略,如各类型的纠错码(Error CorrectingCode, ECC)或不同写入方法等。非易失性存储装置10耦接至一主机接口，其可根据用户需求，与主机进行通信或存储主机的数据。主机接口可为一嵌入式多媒体卡(embeddedmultimedia card, eMMC) >一安全数字卡(secure digital memory card, SD memory card)、一通用串行总线(universal serial bus, USB)接口、一,决速周边组件互连(peripheralcomponent interconnect express, PCI本文档来自技高网...

【技术保护点】
一种在非易失性存储器处理纠错码的方法，包括：对一数据码执行一第一纠错操作，以产生一第一校验码；压缩所述第一校验码，以产生一压缩校验码；对所述压缩校验码执行一第二纠错操作，以产生一额外校验码；以及将所述数据码、所述压缩校验码及所述额外校验码写入所述非易失性存储器的一存储单元。

【技术特征摘要】
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【专利技术属性】
技术研发人员：蔡宗享，张家祯，
申请(专利权)人：擎泰科技股份有限公司，
类型：发明
国别省市：中国台湾;71