非易失性存储器系统及其擦除方法技术方案

一种非易失性存储器系统及其擦除方法，其中所述擦除方法包括：提供目标位存储子阵列；依次读取并存储目标位存储子阵列所在行的其他的位存储子阵列中的第一数据；对目标位存储子阵列进行擦除操作；依次读取目标位存储子阵列所在行的其他的位存储子阵列中存储的第二数据，每次读取后，将第二数据和相应的第一数据进行比较，若第一数据与第二数据不相同，则给出对相应的位存储子阵列进行重新写入的命令；根据重新写入的命令和存储的第一数据，对相应的位存储子阵列进行重新写入。防止了对目标位存储子阵列进行擦除操作时，对目标位存储子阵列所在行的其他的位存储子阵列的干扰。

【技术实现步骤摘要】

本专利技术涉及存储器领域，特别涉及一种。
技术介绍
只读存储器(Read Only Memory, ROM)为一种非易失性存储器(Non-volatileMemory)，所存入的信息和数据不会因为电源供应的中断而消失。可擦除和编程只读存储器(Erasable Programmable ROM,ERPOM)则是将只读存储器的应用推广到可以进行数据的擦除与重新写入，但是擦除的动作需要用到紫外线，因此制作EPROM的成本较高。此外，EPROM进行数据删除时，将把所有存储在EPROM的数据全部擦除，这使得每次数据修改时，需重新编程，相当耗时。 另一种可以让数据修改的可擦除可编程只读存储器(Electrically ErasableProgrammable R0M，EEPR0M)则无上述缺点，在进行数据的擦除与重新写入时，可以“一个存储单元一个存储单元的进行”(Bit By Bit)的进行，数据可以进行多次的写入、读出和擦除等操作。参考图1，图I为现有EEPROM存储阵列的结构示意图，包括若干呈行列排布的全局字线GWL和总位线GBL，位于总位线GBL和全局字线GWL的交叉处的位存储子阵列10，位存储子阵列10与相应的总位线GBL相连。所述存储阵列还包括位于行阵列中相邻的位存储子阵列10之间的字线切换单元11，所述字线切换单元11与全局字线GWL相连，相邻的两个位存储子阵列10分别通过第一字线电源线12和第二字线电源线13与字线切换单元11相连接，字线切换单元11用于在对位存储子阵列10进行编程、擦除或读取操作时，控制第一字线电源线12、第二字线电源线13与全局字线GWL之间是否导通，使得第一字线电源线12、第二字线电源线13为高电位或零电位。所述位存储子阵列10中具有η (η > I)个串联的共享字线的存储单元，所述总位线GBL具有η+1 (η ^ I)条相互平行的子位线，所述位存储子阵列10的存储单元与相应的子位线相连，具体请参考图2，图2为位存储子阵列10的电路结构图，包括若干串联的共享字线的存储单元15，每个存储单元15具有两个存储子单元、位于两个存储子单元之间的字线以及位于存储子单元远离字线一侧的源/漏区，每个存储子单元包括浮栅和位于浮栅上的控制栅，存储单元15的两个存储子单元的控制栅分别与第一控制栅电源线CGO和第二控制栅电源线CGl相连接，字线与字线电源线WLO相连接，字线电源线WLO相应的与第一字线电源线12或第二字线电源线13相连，存储单元15的两端的源/漏区分别与不同的子位线BL相连，相邻的存储单元的相连的一端连接至同一子位线。存储阵列中，同一行的不同位存储子阵列中的相应的存储单元的控制栅均连接至第一控制栅电源线CGO和第二控制栅电源线CGl。由于同一行中的所有存储子阵列的控制栅均连接到同一电位，在对上述存储阵列的一目标位存储子阵列进行擦除操作时，对同一行中其他的位存储子阵列中存储的数据可能会造成干扰。
技术实现思路
本专利技术解决的问题是提供一种，防止擦除操作时，对同一行的其他位存储子阵列的干扰。为解决上述问题，本专利技术实施例提供了一种非易失性存储器系统，包括非易失性存储器阵列，所述非易失性存储器阵列具有若干行，每一行具有若干位存储子阵列，所述位存储子阵列为数据的擦除单位，所述位存储子阵列中具有若干共享字线的存储单元； 状态控制单元，用于接收地址和控制命令，对控制命令进行解析，输出相应的控制信号，对地址进行转换，输出行地址和列地址； 行译码单元，接收状态控制单元输出的行地址，对行地址进行译码，选择对应输入的行地址的字线；列译码单元，接收状态控制单元输出的列地址，对列地址进行译码，选择对应输入的列地址的位线，通过位线将位存储子阵列中的数据读出或者将输入/输出缓存单元中的数据写入位存储子阵列中；灵敏放大器单元，将列译码单元读出的数据进行放大，并将放大的数据输出到输入/输出缓存单元中；输入/输出缓存单元，用于暂时存储放大的数据和需要写入位存储子阵列的数据，并在对目标位存储子阵列进行擦除操作之前，将目标位存储子阵列所在行的其他的位存储子阵列中读出的第一数据发送给检测单元，以及在对目标位存储子阵列进行擦除操作之后，将目标位存储子阵列所在行的其他的位存储子阵列中读出的第二数据发送给检测单元;检测单元，比较相应的位存储子阵列的擦除前的第一数据和擦除后的第二数据是否相同，若不相同，则向状态控制单元输出对相应的位存储子阵列进行重新写入的命令。可选的，所述检测单元包括寄存器单元、比较单元、判断单元，其中，所述寄存器单元用于存储从输入/输出缓存单元发送的第一数据；所述比较单元用于接收输入/输出缓存单元发送的第二数据，并将第二数据与第一数据进行比较，输出比较信息给判断单元；所述判断单元根据接收的比较信息向状态控制单元输出对相应的位存储子阵列进行重新写入的命令。可选的，所述比较单元比较第一数据和第二数据是否相同，若第一数据和第二数据相同，贝1J输出第一比较信息，若第一数据和第二数据不相同，贝1J输出第二比较信息，第一比较信息和第二比较信息的位数等于位存储子阵列中存储单元的个数。可选的，所述比较单元为一个或多个并联的比较器，比较器构成的比较单元的位数等于位存储子阵列中存储单元的个数。可选的，所述对相应的位存储子阵列进行重新写入的命令为对相应位存储子阵列中所有的存储单元进行重新写入的命令或者对相应位存储子阵列中一个或多个存储单元进行重新写入的命令。可选的，所述判断单元接收第二比较信息，对第二比较信息进行处理，输出对相应位存储子阵列中所有的存储单元进行重新写入的命令。可选的，所述判断单元接收第二比较信息，对第二比较信息进行处理，判断相应的位存储子阵列中的数据错误的存储单元，输出对相应的数据错误的存储单元进行重新写入的命令。可选的，所述状态控制单元与寄存器单元相连接，状态控制单元将地址发送给寄存器单元，寄存器单元基于接收的地址存储相应的第一数据可选的，所述寄存器单元为先入先出寄存器，先入先出寄存器的宽度等于位存储子阵列中存储单元的个数，先入先出寄存器的深度为N-I，其中N为非易失性存储器阵列的每一行中位存储子阵列的数量。可选的，所述寄存器单元在存储和读出数据时，状 态控制单元给寄存器单元相应的发出写入和读出命令。可选的，所述输入/输出缓存单元在写入和读出数据时，状态控制单元给输入/输出缓存单元相应的发出写入和读出命令。可选的，检测单元在比较第一数据和第二数据之前，状态控制单元分别向寄存器单元和输入/输出缓存单元发出读出命令。可选的，在进行重新写入操作时，状态控制单元分别向寄存器单元和输入/输出缓存单元发出读出命令和写入命令，将寄存器单元中的第一数据存储到输入/输出缓存单元中。可选的，所述非易失性存储器系统还包括电压产生单元，用于接收状态控制单元发出的相应的控制信息，在对存储器进行编程、擦除、读取操作时，给行译码单元和列译码单元提供相应的电压偏置。可选的，所述位存储子阵列中存储单元的个数为4、8、16、32、64或128。本专利技术实施例还提供了一种采用非易失性存储器系统进行擦除的方法，包括提供非易失性存储器阵列，所述非易失性存储器阵列具有若干行，每一行具有若干位存储子阵列，所述位存储子阵列为数据的擦除单位，所述位存储子阵本文档来自技高网...

【技术保护点】
一种非易失性存储器系统，其特征在于，包括：非易失性存储器阵列，所述非易失性存储器阵列具有若干行，每一行具有若干位存储子阵列，所述位存储子阵列为数据的擦除单位，所述位存储子阵列中具有若干共享字线的存储单元；状态控制单元，用于接收地址和控制命令，对控制命令进行解析，输出相应的控制信号，对地址进行转换，输出行地址和列地址；行译码单元，接收状态控制单元输出的行地址，对行地址进行译码，选择对应输入的行地址的字线；列译码单元，接收状态控制单元输出的列地址，对列地址进行译码，选择对应输入的列地址的位线，通过位线将位存储子阵列中的数据读出或者将输入/输出缓存单元中的数据写入位存储子阵列中；灵敏放大器单元，将列译码单元读出的数据进行放大，并将放大的数据输出到输入/输出缓存单元中；输入/输出缓存单元，用于暂时存储放大的数据和需要写入位存储子阵列的数据，并在对目标位存储子阵列进行擦除操作之前，将目标位存储子阵列所在行的其他的位存储子阵列中读出的第一数据发送给检测单元，以及在对目标位存储子阵列进行擦除操作之后，将目标位存储子阵列所在行的其他的位存储子阵列中读出的第二数据发送给检测单元；检测单元，比较相应的位存储子阵列的擦除前的第一数据和擦除后的第二数据是否相同，若不相同，则向状态控制单元输出对相应的位存储子阵列进行重新写入的命令。...

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，顾靖，胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：