本发明专利技术公开了一种增加位密度的存储单元的与非门(NAND)串，具有分离字线(栅极)的叠层件。其变化可以增加一顶部辅助栅极至NAND串、一底部辅助栅极至NAND串、或同时增加一顶部辅助栅极和一底部辅助栅极至NAND串。本发明专利技术存储器装置可以有效地增加位密度。
【技术实现步骤摘要】
本专利技术是有关于一种非易失性与非门(NAND)存储器，其具有多个连续设置于衬底面外的一垂直方向上以及非仅沿着或平行于衬底面的一水平方向设置的邻近存储单元。
技术介绍
由已列入参考文献的金(Jiyoung Kim)等人在2008年超大规模集成电路(VLSI) 技术文摘的技术论文发表会发表的论文，标题为「用于具有垂直凹槽阵列晶体管(VRAT，Ve rtical-Recess-Array-Transistor)的超高密度闪存的新颖3D结构」(第122页至第123 页)，其多个叠层式存储单元设置为在一被多个叠层式栅极以及电荷储存材料所覆盖的内部区中具有连续通道。此方法将具有水平通道间隔的多个邻近栅极行(columns of gates) 分隔开来。此方法需要创造多个必须填满栅极电极的底切(undercut)。由已列入参考文献的金(Jiyoung Kim)等人在2009年超大规模集成电路(VLSI) 技术文摘的技术论文发表会发表的论文，标题为「用于超高密度以及具成本效益NAND闪存装置和固态装置(SSD，Solid State Drive)的新颖性垂直叠层阵列晶体管(VSAT，Vertic al-Stacked-Array-Transistor)」(第186页至第187页)，其多个叠层式存储单元设置为在一被多个叠层式栅极以及电荷储存材料所覆盖的外部区中具有连续通道。以此方式，多个水平方向通道之间距将邻近的多个栅极叠层件分隔开，以及垂直方向通道的间距在每一叠层件的一边升高(rim up)并且在每一叠层件的另一边上衰减(rim down) 0为了帮助减少关闭电流(off current)，每一叠层件为一个其他的宽大栅极，以每一栅极同时控制两个 (both)垂直方向长度的通道，即位于每一栅极的两侧边上的垂直方向长度的通道。
技术实现思路
本专利技术的一方面为一存储器装置，此存储器装置包括多个存储单元的一 NAND串， 这些存储单元设置电性串联于一半导体本体上的一第一端和一第二端之间。NAND串包括多个字线叠层件，以及一覆盖这些叠层件的半导体通道材料。在这些叠层件中的一叠层件之中的字线彼此相互电性隔离的，例如通过介电体， 例如是氧化物，以作隔离。这些叠层件延伸于半导体本体外。半导体通道材料覆盖这些叠层件。半导体通道材料例如是多晶硅。NAND串经由半导体通道材料，在第一端和第二端之间具有一电性串联件。在一些实施例中，当所有沿着NAND串的栅极具有被一特定栅极控制的部分半导体通道材料的一导通电压，并且假设在NAND串的底端上的选择晶体管为同时导通时，此电性串联件为导通。在一些实施例中， 当一或多个沿着NAND串的栅极具有被一特定栅极控制的部分半导体通道材料的一关闭电压，或者假设在NAND串的底端上的一选择晶体管为关闭时，此电性串联件为关闭。覆盖字线的叠层件的半导体通道材料设置为延伸于半导体本体外的多个隆起部。多个隆起部中的一隆起部(半导体通道材料的隆起部)覆盖字线的叠层件中的多个相邻的叠层件。举例来说，半导体通道材料的一第一隆起部覆盖相邻的一第一和一第二字线的叠层件。5一些实施例包括一非导电性材料电性隔离被半导体通道材料的隆起部中的一隆起部所覆盖的多个叠层件。此种非导电性材料例如是一氧化物。在其它例子中，氧化物为一氧化物-电荷捕捉氮化物-氧化物结构的一部分，此结构和覆盖多个叠层件的氧化物-电荷捕捉氮化物-氧化物结构共有同样的材料，因为此二结构为一共有的工艺步骤所得。一些实施例包括被字线的叠层件和半导体通道材料所覆盖的底部辅助栅极材料 (bottom assist gate material)。底部辅助栅极材料帮助控制最邻近于此底部辅助栅极材料的半导体通道材料的部分。在一些实施例中，底部辅助栅极材料帮助控制半导体通道材料的水平方向部分。在一些实施例中，控制电路施加偏压以使用底部辅助栅极材料。举例来说，控制电路施加一第一偏压至底部辅助栅极材料以协助通过半导体通道材料的电性串联件的关闭，以及施加一第二偏压至底部辅助栅极材料以协助通过半导体通道材料的电性串联件的导通。在另一范例中，控制电路施加一负偏压至底部辅助栅极材料以防止编程过程中的漏电。一些实施例包括覆盖多个字线叠层件和半导体通道材料的顶部辅助栅极材料 (top assist gate material)帮助控制最邻近于顶部辅助栅极材料的半导体通道材料的部分。在一些实施例中，顶部辅助栅极材料帮助控制半导体通道材料的垂直方向部分。在一些实施例中，控制电路施加偏压以使用顶部辅助栅极材料。例如，控制电路施加一正偏压至顶部辅助栅极材料以协助NAND串的擦除。在另一范例中，控制电路施加一第一偏压至顶部辅助栅极材料以协助在NAND串中的一存储单元的编程，以及施加一第二偏压至顶部辅助栅极材料以防止NAND串的编程，第一偏压小于第二偏压。一些实施例包括覆盖多个叠层件的电荷储存材料。半导体通道材料覆盖电荷储存材料，例如电荷捕捉材料。在最邻近于相对应栅极的电荷储存材料部分中的电荷储存状态， 决定了一特定NAND存储单元是否使在半导体通道材料相对应部分中的通道导通或关闭。一些实施例包括位于被半导体通道材料的隆起部所覆盖的多个相邻叠层件之间的电荷储存材料。这些电荷储存材料并非一定是最邻近于半导体通道材料，因而在存储单元的NAND串的操作上可以有相对小的影响。然而，在一些实施例中，此电荷储存材料沿着隆起部形成，且电荷储存材料覆盖如一氧化物-电荷捕捉氮化物-氧化物结构的部分的多个字线叠层件，因此省略了一道工艺步骤。本专利技术的另一方面为一种制造NAND串的方法，特别是形成多个存储单元的一 NAND串的方法，这些存储单元设置电性串联于一半导体本体上的一第一端和一第二端之间。此方法步骤包括形成多个第一叠层件延伸于半导体本体之外，这些第一叠层件中的叠层件包括彼此电性隔离的字线材料字符层。通过移除第一叠层件的中间部分物，而由第一叠层件形成一第二叠层件，第二叠层件比第一叠层件具有更多的叠层件，其中在第二叠层件中的字线材料层为NAND串中的多个存储单元的多个字线。以一半导体通道材料覆盖此第二叠层件，NAND串经由半导体通道材料，在NAND串的第一端和第二端之间有一电性串联件。一实施例包括在形成此第一叠层件前，形成一覆盖半导体本体的底部辅助栅极材料。具有底部辅助栅极材料的一些实施例还包括步骤提供一控制电路以施加一第一偏压至底部辅助栅极材料，第一偏压协助通过半导体通道材料的电性串联件的关闭，以及施加一第二偏压至底部辅助栅极材料，以协助通过半导体通道材料的电性串联件的导通，此第一偏压小于第二偏压。具有底部辅助栅极材料的一些实施例包括步骤 提供一控制电路以施加一负偏压至底部辅助栅极材料以防止编程过程中的漏电。一实施例包括在以一半导体通道材料覆盖第二叠层件后，形成覆盖半导体通道材料的顶部辅助栅极材料。具有顶部辅助栅极材料的一些实施例还包括步骤提供一控制电路以施加一第一偏压至顶部辅助栅极材料，以协助在NAND串中的一存储单元的编程，以及施加一第二偏压至顶部辅助栅极材料以防止NAND串的编程，第一偏压小于第二偏压。具有顶部辅助栅极材料的一些实施例还包括步骤提供一控制电路以施加一正偏压至顶部辅助栅极材料以协助NAND串的擦除。一本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：吕函庭，萧逸璿，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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