叠层3D存储器及其制造方法技术

本发明专利技术公开了一种叠层3D存储器及其制造方法，该存储器可包括多个存储区块，包括一第一区块和一第二区块设置于第一区块之上。一隔离层设置于此结构中，并位于第一区块和第二区块之间以隔离第一区块和第二区块的存储核心中的多个垂直导体。存取导体位于存储核心之外，例如是邻近于存储区块或穿过仅包括译码器的区块的区域。存取导体耦接至第一区块和第二区块中的译码器，用以连接存储单元至周边电路。

【技术实现步骤摘要】
叠层3D存储器及其制造方法
本专利技术是关于高密度存储器技术，包括存储单元的3D阵列的技术。
技术介绍
高密度闪存应用于许多系统中的非易失性储存器。与非门闪存是常见的结构之一，而且通常设置于二维存储单元阵列中。当制成技术进步使得节点(nodes)越来越缩小，二维的与非门闪存已经达到了物理极限。因此，许多种其他的技术被开发。在为了达到闪存及其他类型存储器的高密度存储量的趋势中，设计者已致力于寻求叠层多层存储单元的技术，以达到更高的储存量以及较低的单位比特成本。举例来说，于公元2006年12月11～13日IEEE国际电子元件会议中，赖先生等人所发表的「AMulti-LayerStackableThin-FilmTransistor(TFT)NAND-Type二FlashMemory]及Jung等人所发表的「ThreeDimensionallyStackedNANDFlashMemoryTechnologyUsingStackingSingleCrystalSiLayersonILDandTANOSStructureforBeyond30nmNode]已叙述薄膜晶体管技术被应用于电荷捕捉存储器。另一种作法则是使用多层或多个存储单元共享垂直栅极结构的技术制作闪存。专利技术人陈士弘先生及吕函庭先生于公元2013年8月6日获准(申请日为公元2011年8月1日)的第8,503,213号「MemoryArchitectureOf3DArrayWithAlternatingMemoryStringOrientationAndStringSelectStructures]的美国专利案已叙述3D垂直栅极(3DVG)结构，该专利申请案系在此做为参照。再一种作法则是使用多层存储单元共享垂直通道结构的技术制作闪存。举例来说，该技术可见于专利技术人吕函庭先生及陈士弘先生于公元2013年1月29日获准(申请日为公元2011年1月19日)的第8,363,476号「MemoryDevice，ManufacturingMethodAndOperatingMethodOfTheSame]的美国专利案。同样地，也可见于专利技术人吕函庭先生于公元2013年2月20日申请的第13/772,058号「3DNANDFlashMemory]的美国专利申请案，该专利申请案系在此做为参照。于公元2007年6月12～14日VLSI技术文摘论文研讨会中，由Tanaka等人于论文集第14～15页所发表的「BitCostScalableTechnologywithPunchandPlugProcessforUltraHighDensityFlashMemory]中，已叙述另一种结构，可提供垂直通道结构以应用于电荷捕捉存储器技术的与非门存储单元中。为了维持可靠的操作，所有的3D技术在存储单元层数的实施上均仍有实务上的限制。简单的叠层方式成本较高，因为叠层的各个层必须分开来图案化。可延伸穿过多层存储单元的垂直栅极结构、垂直通道结构或其他包括垂直导体的结构在成本上较具有优势，因为多个层可以采用一个掩模及蚀刻步骤。然而，具有高深宽比的结构较难进行蚀刻，例如中间结构可能会在工艺中断裂…等，因此此种结构亦有其限制。因此目前仍需要可支持叠层3D存储单元区块的可靠的技术，以克服层数上的一些限制。
技术实现思路
本专利技术是提供一种叠层存储单元的3D叠层的技术。本专利技术提供一种叠层结构，其中是描述3D区块的不同结构，包括存储核心中的结构以及耦接至存储核心的译码器的结构。存储核心位于存储区块的结构的核心，译码器连接至存储核心。存储核心中的导体可以两种方式分类。其一，例如是作为位线的导体，可传导讯号以表示数据(data)；其二，例如是作为字线的导体，可传导控制讯号。存储核心中的译码器同时连接至此两种导体，而且可以包括串或区块选择晶体管、接地选择晶体管、以及为了连接至周边电路而用以将存储核心中的水平导体连接至存储核心之外的垂直导体之阶梯结构等。本专利技术提供一种包括多个存储区块的存储器，包括一第一区块以及一第二区块，第二区块设置于第一区块之上。此结构中，隔离层设置于第一区块和第二区块之间，用以隔离存储核心的第一区块和第二区块。存取导体位于存储核心之外，例如是邻接于存储区块，或是穿过仅包括译码器的区块的区域。存取导体耦接至第一区块和第二区块中的译码器，并且用以连接存储单元至周边电路。经由将一个存储核心中的连接点(connectors)与其上的一个叠层中的连接点隔离开来，叠层结构可以经由较少个区块间的连接而制作。并且，存取导体只连接至译码器，因此使用于存取导体的连接尺寸可以大于用于存储核心者。本技术的其他实施样态及优点可在检阅图式、详细说明以及随附的权利要求范围时获得了解。附图说明图1是一种3D存储区块叠层的简化示意图，其中包括具有多个译码器互连接点(interconnection)的多个隔离层。图2是一种3D垂直栅极结构中的存储单元的3D区块示意图，其中具有一存储核心及适于如本文所述的叠层的多个译码器区域。图3是一种3D垂直通道结构中的存储单元的3D区块示意图，其中具有一存储核心及适于如本文所述的叠层的多个译码器区域。第4～9图绘示叠层3D存储区块的制造过程。图10绘示一种叠层存储结构的第一区块和第二区块中的一组导体，此些导体连接至个别的译码器，例如是阶梯着陆区。图11绘示一种3D存储区块的叠层的各个层中的译码器耦接至一组导体。图12及图13分别绘示一组导体耦接至3D存储区块的叠层的所有层中的译码器之端视图及侧视图，其中此些导体例如是源极线导体。图14绘示多个导体耦接至3D存储区块的译码器，但译码器并未连接至叠层中的其他区块中对应的导体。图15绘示形成一种3D存储区块的叠层的制造过程的简化流程图。图16绘示一种包括具有存储单元的叠层区块的3D存储器的集成电路的简化方块图。【符号说明】101、102、103、104、197、299、401、501：存储核心111、112、113、114、198、199、298、411、511：译码器区域121、122、123：隔离层131～133、141～143、151～153：区段202、203、204、205、212、213、214、215：半导体条202B、203B、204B、205B、212A、213A、214A、215A：阶梯结构209、219：串选择线栅极结构215：存储材料层225-1、…、225-n、225-n：字线226、227、871、872：接地选择线228：源极线301：底栅极310：叠层320：垂直叠层间半导体主体元件330、350、363：链接元件340：叠层间垂直导体元件360：参考导体361、362：阶梯结构370、390：参考选择开关371、372、373：层间连接点380：交叉点412-1、413-1、414-1、415-1、512、513、514、515：垂直区段412-2、413-2、414-2、415-2、801-2、851-2：第二区段412-3、413-3、414-3、415-3、801-3、851-3：第三区段421、620、621：隔离层601～608：有源层651～658、664、668：绝缘层612-2、612-3、61本文档来自技高网...

【技术保护点】
一种存储器，包括：多个存储区块，各该存储区块包括：一存储核心(memory kernel)，该存储核心具有多个存储单元的层及多个垂直导体(vertical conductors)，这些垂直导体穿过这些层；及多个译码器，耦接至该存储核心，这些存储区块包括一第一区块以及一第二区块，该第二区块设置于该第一区块之上；一隔离层(isolation layer)位于该第一区块和该第二区块之间，以隔离该第一区块和该第二区块的这些存储核心中的这些垂直导体；以及多个存取导体(access conductor)，耦接至该第一区块和该第二区块中的这些译码器。

【技术特征摘要】
2013.10.31 US 14/069,1511.一种存储器，包括：多个存储区块，各该存储区块包括：一存储核心(memorykernel)，该存储核心具有多个存储单元的层及多个垂直导体(verticalconductors)，这些垂直导体穿过这些层；及多个译码器，耦接至该存储核心，这些存储区块包括一第一区块以及一第二区块，该第二区块设置于该第一区块之上；一隔离层(isolationlayer)位于该第一区块和该第二区块之间，以隔离该第一区块和该第二区块的这些存储核心中的这些垂直导体；多个存取导体(accessconductor)，耦接至该第一区块和该第二区块中的这些译码器；以及多个周边电路(peripheralcircuit)，耦接至这些存取导体，这些周边电路被配置以经由选择的这些存储区块中的这些译码器存取选择的这些存储单元。2.根据权利要求1所述的存储器，其中这些存取导体包括：一第一导体组(firstsetofconductors)，连接至该第一区块和该第二区块中的这些译码器，并设置于该第一区块和该第二区块的这些存储核心之外的一译码器区域(decodingelementregion)，该第一导体组包括多个导体，垂直设置于该译码器区域中，并连接至该第一区块和该第二区块中的各该层的这些译码器；以及一第二导体组，连接至该第一区块和该第二区块中的这些译码器，并设置于该第一区块和该第二区块中，该第二导体组包括多个导体，该第二导体组的各该导体包括多个垂直延伸部(verticalextension)，这些垂直延伸部穿过这些存储核心之外的该第一区块和该第二区块的所有这些层。3.根据权利要求1所述的存储器，其中该存取导体包括一垂直元件，连接于该第一区块和该第二区块中的这些译码器，并设置于该第一区块和该第二区块之中，该垂直元件包括：一第一区段(segment)，连接至该第一区块中的这些译码器之一；一第二区段，连接至该第二区块中的这些译码器之一并对齐于(alignedwith)对应的该第一区段；以及一第三区段，穿过该隔离层以连接该第一区段和该第二区段。4.根据权利要求2所述的存储器，其中该第一导体组连接至位于多个阶梯结构的这些存储核心的对应的这些层，这些阶梯结构包括多个着陆区(landingarea)，这些着陆区水平延伸至该译码器区域中。5.根据权利要求1所述的存储器，其中该存取导体包括一垂直元件，连接于该第一区块中的这些译码器，该垂直元件包括：一第一区段，邻接于该第二区块设置；一第二区段，对齐于邻接设置于该第一区块的该第一区段，并接触该第一区块中的这些译码器之一；以及一第三区段，穿过该隔离层以连接该第一区段和该第二区段。6.根据权利要求2所述的存储器，其中该第二导体组中的这些导体之一操作上(operatively)耦接至该第一区块中的这些译码器之一以及至该第二区块中的这些译码器之一。7.根据权利要求1所述的存储器，其中这些存储区块的这些存储核心包括多个垂直字线。8.根据权利要求1所述的存储器，其中这些存储区块的这些存储核心包括多个垂直通道。9.根据权利要求1所述的存储器，其中这些存储区块的这些译码器包括多个垂直源极线，该第一区块中的这些垂直源极线穿过该隔离层连接至该第二区块中的这些垂直源极线。10.根据权利要求1所述的存储器，其中这些存储核心包括多个水平与非门串(horizontalNANDstrings)，这些译码器包括多个串选择开关(stringselectswitch)，这些串选择开关耦接至用以提供多个垂直串选择线的这些存取导体，该第一区块中的这些垂直串选择线穿过该隔离层连接至该第二区块中的这些垂直串选择线。11.根据权利要求1所述的存储器，其中这些存储核心中的这些垂直导体具有根据一第一设计规则(designrule)的尺寸，这些存储核心中的这些译码器具有根据一第二设计规则的尺寸，该第二设计规则大于该第一设计规则。12.一种存储器的制造方法，包括：形成一第一存储区块和一第二存储区块，该第二存储区块形成于一隔离层上，该第一存储区块和该第二存储区块各包括一存储核心及多个译码器，该存储核心具有多个存储单元的层，这些译码器耦接至该存储核心；形成一隔离层于该第一存储区块之上；提供一第一导体组，该第一导体组连接至该第一存储区块和该第二存储区块中的这些译码器，并设置于该第一存储区块和该第二存储区块的这些存储核心之外的一译码器区域，该第一导体组包括多个导体，垂直设置于该译码器区域中，并连接至该第一存储区块和该第二存储区块中的各该层的这些译码器；以及提供一第二导体组，该第二导体组连...

【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71