半导体装置制造方法及图纸

本发明专利技术涉及半导体装置。提供了例如用于在写操作中控制与要写的SRAM存储单元耦接的存储单元电源线的电压电平的写辅助电路。写辅助电路响应于在写操作中使能的写辅助使能信号将存储单元电源线的电压电平降低到预定的电压电平。同时，写辅助电路根据写辅助脉冲信号的脉冲宽度来控制存储单元电源线的电压电平的降低速度。写辅助脉冲信号的脉冲宽度被定义为使得行的数量越大(或存储单元电源线的长度越长)，则脉冲宽度越大。

【技术实现步骤摘要】
本分案申请是基于申请号为201210336291.2，申请日为2012年9月12日，专利技术名称为“半导体装置”的中国专利申请的分案申请。相关申请的交叉引用将2011年9月22日提交的日本专利申请No.2011-207674的公开内容(包括说明书、附图以及摘要)通过参考全部并入在本申请中。
本专利技术涉及半导体装置，并且更特别地涉及在包括存储部件(诸如SRAM)的半导体装置的应用中有效的技术。
技术介绍
例如，日本的未经审查的专利公开No.2007-4960公开了用于在数据被写入SRAM中时降低单元电源线的电压电平的配置。日本的未经审查的专利公开No.2009-252256公开了用于降低在SRAM中的所选的字线的电压电平的配置。日本的未经审查的专利公开No.2008-210443公开了用于在字线的上升时将存储部件的电源电压电平供应给字线驱动器的电源节点并且在字线的上升之后将比存储部件的电源电压电平低的电压电平供应给字线驱动器的电源节点的配置。
技术实现思路
例如，随着包括静态随机访问存储器(SRAM)存储器模块或者其它介质的半导体装置的小型化，从可靠性、功率消耗等的观点来看，一般执行电压按比例缩小(scaling)。然而，在半导体装置变小时，存在作为增大的生产波动或其它因素的结果而减小SRAM存储单元的操作裕度(margin)的问题。因此，必须执行各种手段以便在低电压处维持恒定的操作裕度。图24A和图24B示出作为本专利技术的前提的半导体装置，在其中图24A是半导体装置的静态存储器模块的主要部分的操作示例和配置的示意图，并且图24B是与图24A中示出的示例不同的操作示例和配置的示意图。图24A和图24B中示出的静态存储器模块包括存储器阵列MARY、字驱动器块WLD以及写辅助电路WAST'。在MARY中，设置有由WLD驱动并且在X轴方向上延伸的字线WL、由WL选择的存储单元(SRAM存储单元)MC以及由WAST'驱动的存储单元电源线。存储单元电源线在Y轴方向上延伸并且将存储单元电源电压ARVDD供应给特定的MC。WAST'具有用于在写操作中降低所选的存储单元MC的ARVDD持续预定时间的功能。以这种方式，信息保持能力(锁存能力)被降低，即，静态噪声裕度(SNM)被降低。结果，特定的MC可以被容易地重写(写裕度增大)。这里，图24A中示出的MARY具有在横向上较长的形状，在其中Y轴方向(存储单元电源线(ARVDD)的延伸方向或未示出的位线的延伸方向)为纵向方向，并且X轴方向(WL的延伸方向)为横向方向。图24B中示出的MARY具有在纵向上较长的形状，不同于图24A的情况。例如，假设WAST'被设计成关于图24A中示出的MARY在最佳条件处降低ARVDD的电压电平。在该情况下，在特定的WAST'被应用于图24B中示出的MARY时，MARY的存储单元电源线(ARVDD)的负载在图24B中比在图24A中大。因此，ARVDD的电压电平到达期望的电平会花费时间。在这个时候，所选的MC具有相对高的信息保持能力(锁存能力)，即，大的SNM。结果，特定的MC可能不被容易地写。换句话说，可能降低写裕度。图25A是作为本专利技术的假设的前提的半导体装置中的静态存储器模块的主要部分的操作示例和配置的示意图。图25B是与图25A中示出的示例不同的配置和操作示例的示意图。图25A和图25B中的静态存储器模块包括存储器阵列MARY、字驱动器块WLD以及字驱动器电源电路块VGEN'。在MARY中，设置有由WLD驱动并且在X轴方向上延伸的字线WL、由特定的WL选择的存储单元(SRAM存储单元)MC以及由VGEN'驱动的字驱动器电源线。字驱动器电源线在Y轴方向上延伸并且将字驱动器电源电压WLVDD供应给WLD的每个字驱动器。在预定的WL由WLD激活时，VGEN'降低特定的WLD的(字驱动器的)电源电压WLVDD持续预定时间。在具有该功能的情况下，可以增大在特定的WL上保持信息的MC的信息保持能力(锁存能力)。结果，可以增大读裕度等。换句话说，在SRAM存储单元中的访问NMOS晶体管的驱动能力被等同地降低时，可以增大所谓的β比，该β比是SRAM存储单元中的访问NMOS晶体管的驱动能力与驱动NMOS晶体管的驱动能力的比。因此，静态噪声裕度(SNM)可以被增大。这里，图25A中示出的MARY具有在横向上较长的形状，在其中Y轴方向(字驱动器电源线(WLVDD)的延伸方向或未示出的位线的延伸方向)为纵向方向，并且X轴方向(WL的延伸方向)为横向方向。图25B中示出的MARY具有在纵向上较长的形状，与图25A的情况不同。MARY的字驱动器电源线(WLVDD)的负载在图25A中比在图25B中小，使得WLVDD的电压电平被快速地降低。结果，WLVDD的电压电平可能不足以使WL快速地上升。此外，图25A中示出的MARY中的WL的负载比图25B中的大，使得难以增大WL的上升速率。结果，会更难以增大上升速率，因为上面描述的WLVDD的协同效应(synergisticeffect)。为此，在图25A中示出的MARY中，在WL的上升速率的延迟的情况下，访问时间可能不足够长。另一方面，MARY中的字驱动器电源线(WLVDD)的负载在图25B中比在图25A中大，使得WLVDD的电压电平被降低到期望的电平会花费时间。在这个时候，所选的MC的电压电平相对高。然后，在特定的WL之上的MC具有相对低的静态噪声裕度(SNM)。结果，可以降低特定的MC的读裕度。另外，图25B中示出的MARY中的WL的负载比图25A中的MARY中的WL的负载小，使得上升速率可能增大。换句话说，WL的电压由于过冲而可能增大。结果，静态噪声裕度(SNM)的减小会进一步被加速，因为WLVDD的协同效应。因此，在图25B中示出的MARY中可能难以获得足够的读裕度。如上所述，在具有不同的形状(诸如纵向上较长的形状和横向上较长的形状)的存储器阵列存在于半导体装置中时，可能存在根据存储器阵列的形状的、操作裕度(读裕度，写裕度)的减小和访问时间的延迟。特别地，在编译的(compiled)SRAM等被安装在半导体装置(诸如芯片上系统(SOC))之上时，可能存在在其中根据产品市场需求而将大量的具有不同形状的SRAM存储器模块安装在SOC之上的情况。在这种情况下，已发现操作裕度和访问时间可以是显著的问题。注意，编译的SRAM是通过自动设计工具(例如通过指定位线的数量或字线的数量)自动产生的宏单元(macrocell)。在编译的SRAM中，通过由自动设计工具针对位线/字线的数量自动布置各种电路组件(例如，字驱动器或其它组件)的布局来形成存储器阵列和外围电路。鉴于上述问题，已经提出本专利技术。因此，本专利技术的一个目的在于增大包括多个静态存储器模块的半导体装置的操作裕度。本专利技术的其它目的和新颖的特征将根据与所附权利要求以及附图一起阅读时的以下详细描述而清楚的。下面将简单地描述在本申请中公开的专利技术的典型的实施例的概述。根据本专利技术的示例性实施例的半导体装置包括第一存储器模块和第二存储器模块。第一存储器模块包括多个第一字线、多个第一位线、以及位于第一字线和第一位线的交点处的多个第一SRAM存储单元。另外，第一存储器模块还包括在与第一位线相同本文档来自技高网...

【技术保护点】
一种半导体装置，包括第一存储器模块和第二存储器模块，所述第一存储器模块和第二存储器模块中的每一个被提供有电源电压和接地电压，其中第一存储器模块包括：在第一方向上平行地延伸的多个第一字线；在与第一方向交叉的第二方向上平行地延伸的多个第一位线；以及耦接到第一字线和第一位线的多个第一SRAM存储单元，其中第二存储器模块包括：在第三方向上平行地延伸的多个第二字线；在与第三方向交叉的第四方向上平行地延伸的多个第二位线；以及耦接到第二字线和第二位线的多个第二SRAM存储单元，其中第一存储器模块还包括：在第二方向上平行地延伸以便将电力供应给第一SRAM存储单元的多个第一存储单元电源线；以及第一写辅助电路，用于在写操作中将与要写的第一SRAM存储单元对应的第一存储单元电源线的电压电平收敛到在电源电压和接地电压之间的第一电平，其中第二存储器模块还包括：在第四方向上平行地延伸以便将电力供应给第二SRAM存储单元的多个第二存储单元电源线；以及第二写辅助电路，用于在写操作中将与要写的第二SRAM存储单元对应的第二存储单元电源线的电压电平收敛到在电源电压和接地电压之间的第二电平，以及其中第一字线的数量大于第二字线的数量。...

【技术特征摘要】
2011.09.22 JP 2011-2076741.一种半导体装置，包括第一存储器模块和第二存储器模块，所述第一存储器模块和第二存储器模块中的每一个被提供有电源电压和接地电压，其中第一存储器模块包括：在第一方向上平行地延伸的多个第一字线；在与第一方向交叉的第二方向上平行地延伸的多个第一位线；以及耦接到第一字线和第一位线的多个第一SRAM存储单元，其中第二存储器模块包括：在第三方向上平行地延伸的多个第二字线；在与第三方向交叉的第四方向上平行地延伸的多个第二位线；以及耦接到第二字线和第二位线的多个第二SRAM存储单元，其中第一存储器模块还包括：在第二方向上平行地延伸以便将电力供应给第一SRAM存储单元的多个第一存储单元电源线；以及第一写辅助电路，用于在写操作中将与要写的第一SRAM存储单元对应的第一存储单元电源线的电压电平收敛到在电源电压和接地电压之间的第一电平，其中第二存储器模块还包括：在第四方向上平行地延伸以便将电力供应给第二SRAM存储单元的多个第二存储单元电源线；以及第二写辅助电路，用于在写操作中将与要写的第二SRAM存储单元对应的第二存储单元电源线的电压电平收敛到在电源电压和接地电压之间的第二电平，以及其中第一字线的数量大于第二字线的数量。2.一种半导体装置，包括存储器模块，其中所述存储器模块包括：在第一方向上平行地延伸的多个字线；在与第一方向交叉的第二方向上平行地延伸的多个位线；耦接到字线和位线的多个SRAM存储单元，在第二方向上平行地延伸以便将电力供应给所述SRAM存储单元的多个存储单元电源线；写辅助电路，用于在写操作中将与要写的SRAM存储单元对应的存储单元电源线的电荷放电持续一个时段，延迟电路，包括额外的位线，以及定时产生电路，产生用于控制所述写辅助电路的脉冲信号，其中所述延迟电路和所述定时产生电路从读/写控制电路接收写使能信号，其中所述定时产生电路耦接到所述延迟电路的输出，并且所述脉冲信号的脉冲宽度基于通过所述延迟电路对所述写使能信号的延迟。3.根据权利要求2所述的半导体装置，其中所述额外的位线包括第一部分和与所述第一部分平行延伸的第二部分。4.根据权利要求3所述的半导体装置，其中所述额外的位线的所述第一部分串联耦接到所述第二部分。5.根据权利要求3所述的半导体装置，其中所述延迟电路还包括反相器，其中所述额外的位线的所述第一部分耦接到所述反相器的输入和输出中的一个，以及其中所述额外的位线的所述第二部分耦接到所述反相器的输入和输出中的另一个。6.一种半导体装置，包括：存储器模块，所述存储器模块包括：在第一方向上平行地延伸的多个字线；在与第一方向交叉的第二方向上平行地延伸的多个位线对；多个SRAM存储单元，耦接到所述多个字线和所述多个位线使得一个存储单元耦接到一个字线和一个位线对；多个存储单元电源线，在第二方向上平行地延伸以便将电力供应给所述多个SRAM存储单元；写辅助电路，用于在写操作中将与要写的SRAM存储单元对应的存储单元电源线的电...

【专利技术属性】
技术研发人员：薮内诚，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP