半导体装置制造方法及图纸

提供了一种半导体装置。所述半导体装置包括：堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；下半导体图案，从基底沿竖直方向突出到堆叠件中；下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；沟道结构，竖直地贯穿堆叠件并连接到下半导体图案；以及绝缘填隙图案，在沟道结构内部，其中，绝缘填隙图案的底表面低于下半导体图案的上部的底。

Semiconductor device

A semiconductor device is provided. The semiconductor device includes a stack, including an insulating layer and a gate electrode are alternately and repeatedly stacked on the substrate; a semiconductor pattern from the substrate along the vertical direction to highlight the stacking members; the upper part of the lower semiconductor pattern, is gradually reduced in a direction away from the substrate width; channel structure, vertical through a stacked and connected to the semiconductor pattern; and an interstitial pattern, in which, the channel structure, the bottom surface is lower than the upper semiconductor pattern bottom insulation interstitial pattern.

【技术实现步骤摘要】
本申请要求于2015年10月8日在美国专利商标局提交的第62/239,061号美国临时专利申请和于2015年12月8日在韩国专利局提交的第10-2015-0174317号韩国专利申请的优先权，每个专利申请的全部内容通过引用包含于此。
本公开涉及半导体领域，更具体地，涉及三维半导体存储装置及其制造方法。
技术介绍
对于传统的二维半导体装置或平面半导体装置，可以通过被单位存储单元所占据的面积来确定集成度，这可以与用来形成这些单元的精细图案化技术的水平相关。然而，与用于精细图案化的加工设备相关的费用会限制二维或平面半导体装置的集成度。为了克服这样的限制，已经提出了包括三维布置的存储单元的三维(3D)半导体装置。然而，在实现3D半导体存储装置的低成本、大量生产方面(特别在保持或超越其2D对应装置的操作稳定性的3D装置的大量制造方面)可能存在重大制造障碍。
技术实现思路
在一些实施例中，制造半导体装置的方法可以包括在交替的绝缘层和牺牲层的竖直堆叠件中形成沟道孔以在基底中形成凹进。可以执行选择性外延生长以将基底的材料用作种子在凹进中设置下半导体图案，凹进可以形成为通过沟道孔贯穿下半导体图案的上表面。选择性外延生长下半导体图案可以包括在凹进中选择性外延生长下半导体图案以将下半导体图案的上表面形成为向上倾斜的轮廓，在所述向上倾斜的轮廓中，下半导体图案的上表面的中心部相对于下半导体图案的上表面的外周部凸出。形成凹进可以包括将凹进形成为包括在下半导体图案的上表面的最外部下面的底表面。在一些实施例中，半导体装置可以包括包含交替且重复地堆叠在基底上的绝缘层和栅电极的堆叠件。下半导体图案可以从基底沿竖直方向突出到堆叠件中。下半导体图案的上部可以具有在远离基底的方向上逐渐减小的宽度。沟道结构可以竖直地贯穿堆叠件并连接到下半导体图案，绝缘填隙图案可以在沟道结构内部，其中，绝缘填隙图案的底表面低于下半导体图案的上部的底。在一些实施例中，半导体装置可以包括包含交替且重复地堆叠在基底上的绝缘层和栅电极的堆叠件。下半导体图案可以从基底沿竖直方向突出到堆叠件中。下半导体图案的上部可以具有在远离基底的方向上逐渐减小的宽度，沟道结构可以贯穿堆叠件并且连接到下半导体图案，其中，沟道结构的下部可以贯穿下半导体图案的上部。在一些实施例中，半导体装置可以包括包含交替且重复地堆叠在基底上的绝缘层和栅电极的堆叠件。下半导体图案可以从基底沿竖直方向突出到堆叠件中。沟道结构可以在堆叠件中并且连接到下半导体图案，绝缘填隙图案可以在沟道结构中，其中，绝缘填隙图案具有弯曲的底表面。在一些实施例中，制造半导体装置的方法可以包括：在基底上交替地并重复地堆叠绝缘层和牺牲层；形成贯穿绝缘层和牺牲层的沟道孔并暴露基底。可以执行选择性外延生长工艺以从通过沟道孔暴露的基底的顶部生长下半导体图案，其中，将下半导体图案的上部形成为具有在远离基底的方向上逐渐减小的宽度。可以形成凹进区以贯穿下半导体图案的上部。可以形成沟道结构以填充沟道孔和凹进区，可以用栅电极替代牺牲层。附图说明通过下面结合附图进行的简要说明，将更清楚地理解示例实施例。附图代表如这里所描述的非限制性示例实施例。图1是示意性示出根据专利技术构思的一些实施例的三维半导体存储装置的单元区的电路图。图2是示出根据专利技术构思的一些实施例的三维半导体存储装置的透视图。图3是图2的部分'M'的放大剖视图。图4至图8、图10以及图12至图15是示出制造根据专利技术构思的一些实施例的三维半导体存储装置的方法的剖视图。图9和图11是分别示出图8和图10的部分'M'的放大视图。图16是示出根据专利技术构思的一些实施例的三维半导体存储装置的透视图。图17是示出制造根据专利技术构思的一些实施例的三维半导体存储装置的方法的剖视图。图18是示出根据专利技术构思的一些实施例的三维半导体存储装置的透视图。图19是图18的部分'M'的放大剖视图。图20是示出制造根据专利技术构思的一些实施例的三维半导体存储装置的方法的剖视图。图21是图20的部分'M'的放大剖视图。具体实施方式图1是示意性示出根据专利技术构思的一些实施例的三维半导体存储装置的单元区的电路图。参照图1，三维半导体存储装置的单元阵列可以包括共源极线CSL、多条位线BIT和设置在共源极线CSL与位线BIT之间的多个单元串CSTR。共源极线CSL可以是设置在基底上的导电图案或者是形成在基底中的掺杂区域。在一些实施例中，共源极线CSL可以是设置在基底上并与基底竖直地分隔开的导电图案(例如，金属线)。位线BIT可以是设置在基底上并与基底竖直地分隔开的导电图案(例如，金属线)。在一些实施例中，位线BIT可以设置为与共源极线CSL交叉并且可以与共源极线CSL竖直地分隔开。位线BIT可被二维地布置，多个单元串CSTR可以并联连接到每条位线BIT。单元串CSTR可以共同连接到共源极线CSL。例如，多个单元串CSTR可以设置在位线BIT和共源极线CSL之间。在一些实施例中，多条共源极线CSL可被二维地设置在基底上。在一些实施例中，共源极线CSL可被施加有相同的电压，但是在某些实施例中，共源极线CSL可被彼此分开并因此可以独立地偏置。每个单元串CSTR可以包括结合到共源极线CSL的地选择晶体管GST、结合到位线BIT的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。此外，可以串联连接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT。共源极线CSL可以共同连接到地选择晶体管GST的源区。此外，至少一个下选择线LSL、多条字线WL0-WL3和多条上选择线USL可以设置在共源极线CSL和位线BIT之间以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。此外，每个存储单元晶体管MCT可以包括数据存储元件。图2是示出根据专利技术构思的一些实施例的三维半导体存储装置的透视图。图3是图2的部分'M'的放大剖视图。参照图2和图3，可以设置基底100。基底100可以是硅基底、锗基底或硅锗基底。基底100可以包括掺杂有杂质的共源区120。每个共源区120可以是沿与基底100的顶表面平行的第一方向D1延伸的线状结构。共源区120可以被设置成在与第一方向D1交叉的第二方向D2上彼此分隔开。绝缘层110和栅电极155可以交替地并重复地堆叠在基底100上以形成堆叠件SS。在某些实施例中，多个堆叠件SS可以设置在基底100上，但为简洁起见，下面的描述将涉及仅设置单个堆叠件SS的示例。当在平面图中观看时，堆叠件SS可以是沿第一方向D1延伸的线状结构。共源区120可以设置在堆叠件SS的两侧。下绝缘层105可以设置在基底100和堆叠件SS之间。下绝缘层105可以包括氮化硅层或高k介电层(例如，氧化铝或氧化铪)。下绝缘层105的厚度可以比绝缘层110的厚度小。栅电极155可以沿与第一方向D1和第二方向D2两者垂直的第三方向D3堆叠。栅电极155可以通过设置在栅电极155之间的绝缘层110彼此竖直地分开。在一些实施例中，栅电极155中的最下方的栅电极155G可被用作参照图1描述的地选择晶体管GST的栅电极(即，下选择线)。栅电极155中的最上方的栅电极155S可被用作参照图1描述的串选择本文档来自技高网...

【技术保护点】
一种半导体装置，所述半导体装置包括：堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；下半导体图案，从基底沿竖直方向突出到堆叠件中；下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；沟道结构，竖直地贯穿堆叠件并连接到下半导体图案；以及绝缘填隙图案，在沟道结构内部，其中，绝缘填隙图案的底表面低于下半导体图案的上部的底。

【技术特征摘要】
2015.12.08 KR 10-2015-0174317;2015.10.08 US 62/2391.一种半导体装置，所述半导体装置包括：堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；下半导体图案，从基底沿竖直方向突出到堆叠件中；下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；沟道结构，竖直地贯穿堆叠件并连接到下半导体图案；以及绝缘填隙图案，在沟道结构内部，其中，绝缘填隙图案的底表面低于下半导体图案的上部的底。2.如权利要求1所述的半导体装置，其中，下半导体图案包括贯穿下半导体图案的上部的凹进区，以及在下半导体图案的凹进区中的沟道结构的下部。3.如权利要求2所述的半导体装置，其中，沟道结构的上部具有第一厚度，以及沟道结构的下部具有小于第一厚度的第二厚度。4.如权利要求3所述的半导体装置，其中，第二厚度是第一厚度的10％～40％。5.如权利要求1所述的半导体装置，其中，栅电极中的最下方的栅电极包括地选择线，下半导体图案穿过地选择线。6.如权利要求1所述的半导体装置，其中，沟道结构包括第一半导体柱和第二半导体柱，第二半导体柱的底表面低于第一半导体柱的底表面，以及第二半导体柱接触下半导体图案。7.如权利要求1所述的半导体装置，所述半导体装置还包括在栅电极与沟道结构之间的竖直绝缘件，其中，竖直绝缘件包括在沟道结构与下半导体图案之间的水平延伸部，以及水平延伸部平行于下半导体图案的顶表面并且具有倾斜的轮廓。8.如权利要求7所述的半导体装置，其中，水平延伸部直接覆盖下半导体图案的顶表面。9.如权利要求7所述的半导体装置，其中，竖直绝缘件包括隧穿绝缘层、阻挡绝缘层以及在隧穿绝缘层与阻挡绝缘层之间的电荷存储层，隧穿绝缘层设置为直接覆盖沟道结构的外侧壁，以及阻挡绝缘层直接覆盖栅电极的内侧壁。10.如权利要求7所述的半导体装置，所述半导体装置还包括在竖直绝缘件与栅电极之间的阻挡绝缘层，其中，竖直绝缘件包括：隧穿绝缘层，直接覆盖沟道结构的外侧壁；以及电荷存储层，在隧穿绝缘层和阻挡绝缘层之间。11.一种半导体装置，所述半导体装置包括：堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；下半导体图案，从基底沿竖直方向突出到堆叠件中；下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；以及沟道...

【专利技术属性】
技术研发人员：李雄燮，崔钟允，辛镇铉，李东植，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR