本发明专利技术的实施方式提供一种半导体装置，能够抑制积层的多个半导体芯片间的间隔不均。本实施方式的半导体装置包含在第1面上设有第1凸块的半导体芯片。多个第1粘接部设置在半导体芯片的第1面上。第2粘接部设置在半导体芯片的第1面上，刚性比第1粘接部低。第2粘接部被设置为，与多个第1粘接部中离半导体芯片的第1面的中心或重心最远的第1粘接部相比，离该中心或该重心更远。
【技术实现步骤摘要】
[相关申请]本申请享有以日本专利申请2015-110524号(申请日：2015年5月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
为了使NAND(Not AND，与非)型EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)等半导体装置小型化或高功能化，当在一个封装内积层多个半导体芯片时，有时会使用TSV(Through Silicon Via，硅通孔)以高速地收发多个半导体芯片间的电信号。TSV经由贯通半导体芯片的基板的导电性通孔，将设置在半导体芯片的正面及背面的电极间电连接。在积层这种半导体芯片且在半导体芯片间将电极彼此连接时，利用粘接剂将半导体芯片间粘接。但是，半导体芯片为了使半导体装置小型化而被薄化，因此存在产生翘曲的情况。这种半导芯片的翘曲例如在半导体芯片的角隅部分产生试图使半导体芯片间的间隔扩大的应力。在这种半导体芯片的应力大于粘接剂的粘接力的情况下，在半导体芯片的角隅部，半导体芯片会从粘接剂剥离。
技术实现思路
本专利技术的实施方式提供一种半导体装置，能够在积层的多个半导体芯片间抑制粘接剂的剥离。本实施方式的半导体装置包含在第1面上设有第1凸块的半导体芯片。多个第1粘接部设置在半导体芯片的第1面上。第2粘接部设置在半导体芯片的第1面上，刚性比第1粘接部低。第2粘接部被设置为，与多个第1粘接部中离半导体芯片的第1面的中心或重心最远的第1粘接部相比，离该中心或该重心更远。附图说明图1是表示第1实施方式的半导体装置1的构成的一例的剖视图。图2是表示一个半导体芯片30的构成的一例的俯视图。图3是表示积层的两个半导体芯片30的粘接状态的剖视图。图4是表示第1实施方式的半导体装置1的制造方法的一例的剖视图。图5是继图4之后，表示半导体装置1的制造方法的剖视图。图6是继图5之后，表示半导体装置1的制造方法的剖视图。图7是表示第2实施方式的半导体芯片30的构成的一例的俯视图。图8(A)及(B)是表示积层步骤中的半导体芯片30的情况的概略剖视图。具体实施方式下面，参照附图对本专利技术的实施方式进行说明。本实施方式并非限定本专利技术。在下面的实施方式中，第1基板及第2基板的上下方向表示使供设置半导体芯片的面朝上时的相对方向，有时与依循重力加速度的上下方向不同。(第1实施方式)图1是表示第1实施方式的半导体装置1的构成的一例的剖视图。半导体装置1例如为具有积层了多层的NAND型EEPROM等半导体存储芯片的半导体装置。半导体装置1包含第1基板10、第2基板20、半导体芯片30、密封树脂40、电极垫50、焊锡球60、IF(Interface，接口)芯片70、内部连接端子80、外部连接端子90、配线层95、第1粘接部101及第2粘接部102。多个半导体芯片30积层在第1基板10与第2基板20之间。第1基板10使用例如金属等高导热材料。第2基板20使用例如树脂等绝缘性材料。半导体芯片30例如为搭载NAND型EEPROM的存储芯片。半导体芯片30包含半导体基板SUB、贯通孔31、第1凸块(微凸块)32及电极33。半导体基板SUB例如为硅基板等。贯通孔(TSV)31被设置为将半导体基板SUB从其第1面F1贯通至第2面F2，而将电极33与第1凸块32之间电连接。半导体基板SUB的第2面F2是与半导体基板SUB的第1面F1为相反侧的面。第1凸块32是以与贯通孔31电连接的方式设置在半导体基板SUB的第1面F1侧。电极33是以与贯通孔31电连接的方式设置在半导体基板SUB的第2面F2侧。在贯通孔31与第1凸块32之间，设
置阻挡金属等金属层。在贯通孔31与电极33之间，设置具有金属层及绝缘层的多层配线。根据需要，设置与贯通孔31及电极33电连接的半导体元件。贯通孔31、第1凸块32及电极33使用例如金属等导电性材料。第1粘接部101及第2粘接部102设置在积层的多个半导体芯片30间，将相邻的半导体芯片30粘接。第1及第2粘接部101、102使用例如像聚酰亚胺等那样具有粘附性的绝缘性材料。第1及第2粘接部101、102的详细情况将在下文叙述。IF芯片(接口芯片)70设置在离第2基板20最近的半导体芯片30与第2基板20之间。IF芯片70为了在积层的多个半导体芯片30与外部设备(未图示)之间进行数据通信，而与该多个半导体芯片30进行倒装芯片连接(FC(Flip Chip，倒装芯片)连接)。配线层95是在绝缘膜上具有配线(再配线)的层，经由电极垫50及焊锡球60将半导体芯片30或IF芯片70的电极电连接于内部连接端子80。内部连接端子80经由设置在第2基板20上的配线(未图示)电连接于外部连接端子90。在半导体装置1是LGA(Land Grid Array，焊盘网格阵列)封装的情况下，外部连接端子90作为金属焊盘而设置。在半导体装置1是BGA(Ball Grid Array，球状网格阵列)封装的情况下，外部连接端子90作为具有焊锡球、锡镀层、铜镀层等的突起端子而设置。外部连接端子90能够与外部设备电连接。电极垫50、内部连接端子80及外部连接端子90使用例如导电性金属。密封树脂(底部填充材)40填充在积层的半导体芯片10间、半导体芯片30与第1基板10之间以及半导体芯片30与第2基板20之间。由此，密封树脂40保护半导体封装内的半导体芯片30。图2是表示一个半导体芯片30的构成的一例的俯视图。在图2中，表示出半导体芯片30的第1面F1。在本实施方式中，半导体芯片30的第1面F1具有大致四边形(长方形)的几何形状，具有长边S1及短边S2。如上所述，第1凸块32、第1粘接部101及第2粘接部102设置在第1面F1上。另外，第1面F1的几何形状并不限定于大致四边形，也可以是大致多边形。第1凸块32设置在虚线所示的凸块区域Rb。第1凸块32例如在半导体芯片30的长边S1的中心部，与短边S2大致平行地排列。在凸块区域Rb的两侧，例如设有存储单元阵列(未图示)，凸块区域Rb内的第1凸块32能够作为存储单元阵列的数据通信中的I/O(Input/Output，输入/输出)端子、电源端子或者接地端子来发挥功能。多个第1粘接部101设置在凸块区域Rb的周边。在本实施方式中，第1粘接部101分别以在第1面F1上具有大致圆形的平面形状的方式配置在第1面F1上。第1粘接部
101在第1面F1上的平面形状的面积(第1面积)设为S101。如上所述，第1粘接部101使用例如聚酰亚胺等具有粘附性的绝缘性材料。多个第2粘接部102设置在半导体芯片30的第1面F1的四个角隅区域Rc。角隅区域Rc处于第1面F1的几何形状的角部。例如，在第1面F1的几何形状为大致四边形的情况下，角隅区域Rc是该四边形的四个角部的区域。在本实施方式中，第2粘接部102分别以在第1面F1上具有大致圆形的平面形状的方式配置在第1面F1上。第2粘接部102在第1面F1上的平面形状的面积(第2面积)设为S102。如上所述，第2粘接部102使用例如聚酰亚胺等粘附性的绝缘性材料。下面，S101、S102也可以分本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于包括：半导体芯片，在第1面上设有第1凸块；多个第1粘接部，设置在所述半导体芯片的所述第1面上；以及第2粘接部，设置在所述半导体芯片的所述第1面上且刚性比所述第1粘接部低，且被设置为，与所述多个第1粘接部中离所述半导体芯片的所述第1面的中心或重心最远的第1粘接部相比，离该中心或该重心更远。
【技术特征摘要】
2015.05.29 JP 2015-1105241.一种半导体装置，其特征在于包括：半导体芯片，在第1面上设有第1凸块；多个第1粘接部，设置在所述半导体芯片的所述第1面上；以及第2粘接部，设置在所述半导体芯片的所述第1面上且刚性比所述第1粘接部低，且被设置为，与所述多个第1粘接部中离所述半导体芯片的所述第1面的中心或重心最远的第1粘接部相比，离该中心或该重心更远。2.根据权利要求1所述的半导体装置，其特征在于：所述第2粘接部在所述第1面上的粘接面积比所述第1粘接部在所述第1面上的粘接面积小。3.根据权利要求1或2所述的半导体装置，其特征在于：所述半导体芯片的所述第1面具有包含短边及长边的大致多边形的形状，所述第2粘接部设置在由第1直线、所述短边及所述长边包围的所述第1面上的第1区域，所述第1直线是如下直线：连结所述多个第1粘接部中位于所述第1面的所述短边侧且离所述第1面的几何中心最远的第1粘接...
【专利技术属性】
技术研发人员：深山真哉，尾山幸史，谷口庆辅，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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