锁存器和分频器制造技术

一种锁存器及分频器，所述锁存器包括：耦接于电源和地线之间的第一逻辑单元以及第二逻辑单元，以及第一前馈控制单元，其中：第一逻辑单元与第二逻辑单元结构对称，第一逻辑单元包括第一输入端、第一输出端，第二逻辑单元包括第二输入端、第二输出端；第一前馈控制单元，与地线耦接，并与第一逻辑单元及第二逻辑单元中的至少一个耦接，适于控制电源与地线之间的电流通路断开，包括：第一时钟信号输入端，适于输入第一时钟信号；第三输出端，与第一输出端耦接；至少两个前馈控制端，其中至少一个前馈控制端与第一输入端或第二输入端耦接。所述锁存器及分频器，可以有效降低二分频器电路的锁存器功耗。

【技术实现步骤摘要】

本专利技术涉及数字电路领域，尤其涉及一种锁存器和分频器。
技术介绍
随着移动通信技术的迅速发展，提高移动通信终端射频电路的速度、降低射频电路的功耗成为现有移动通信技术研究的热点。二分频电路作为分频器电路的基本模块，是射频电路的关键电路之一。高速二分频器电路由两级锁存器电路构成，其中任一锁存器电路均为另一锁存器电路的后级单元。现有的高速二分频器电路中，基于Razavi结构的二分频器电路以其速度快、功耗低的优点，已经得到广泛应用。但是，现有的基于Razavi结构的二分频器电路中，不论是在静态工作条件下，还是在动态工作条件下，二分频器电路中的锁存器电路的电源与地线之间存在电流通路，导致现有的基于Razavi结构的二分频器电路的锁存器存在功耗较大的问题。
技术实现思路
本专利技术实施例解决的问题是如何降低Razavi结构的二分频器电路的锁存器功耗。为解决上述问题，本专利技术实施例提供一种锁存器，包括：耦接于电源和地线之间的第一逻辑单元以及第二逻辑单元，以及第一前馈控制单元，其中：所述第一逻辑单元与所述第二逻辑单元结构对称，所述第一逻辑单元包括第一输入端、第一输出端，所述第二逻辑单元包括第二输入端、第二输出端；所述第一前馈控制单元，与地线耦接，并与所述第一逻辑单元及所述第二逻辑单元中的至少一个耦接，适于控制所述电源与地线之间的电流通路断开，包括：第一时钟信号输入端，适于输入第一时钟信号；第三输出端，与所述第一输出端耦接；至少两个前馈控制端，其中至少一个前馈控制端与所述第一输入端或所述第二输入端耦接。可选的，所述锁存器还包括：第二前馈控制单元，与地线耦接，并与所述第一逻辑单元及所述第二逻辑单元中的至少一个耦接，适于控制所述电源与地线之间的电流通路断开，且与所述第一前馈控制单元所控制的电流通路不同，所述第二前馈控制单元包括：第二时钟信号输入端，适于输入第二时钟信号；第四输出端，与所述第二输出端耦接；至少两个前馈控制端，其中至少一个前馈控制端与所述第二输入端或所述第一输入端耦接。可选的，所述第一逻辑单元包括第三晶体管以及第五晶体管，所述第二逻辑单元包括第四晶体管以及第六晶体管，其中：所述第三晶体管为PMOS管，所述第三晶体管的源极与所述电源耦接，漏极与所述第一输出端耦接，栅极与所述第二输出端耦接；所述第五晶体管为PMOS管，所述第五晶体管的源极与所述电源耦接，漏极与所述第一输出端耦接，栅极与所述第一输入端耦接；所述第四晶体管为PMOS管，所述第四晶体管的源极与所述电源耦接，漏极与所述第二输出端耦接，栅极与所述第一输出端耦接；所述第六晶体管为PMOS管，所述第六晶体管的源极与所述电源耦接，漏极与所述第二输出端耦接，栅极与所述第二输入端耦接。可选的，所述第一前馈控制单元包括第一前馈控制端以及第二前馈控制端，包括：耦合连接的第一晶体管、第七晶体管以及第九晶体管。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第九晶体管漏极耦接，漏极与所述第七晶体管的源极耦接，栅极为所述第一时钟信号输入端；所述第七晶体管为NMOS管，所述第七晶体管的漏极为所述第三输出端，栅极为所述第一前馈控制端；所述第九晶体管为NMOS管，所述第九晶体管的源极与地线耦接，栅极为所述第二前馈控制端，所述第一前馈控制端与所述第二前馈控制端均与所述第一输入端耦接。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第九晶体管的源极耦接，漏极与所述第七晶体管的漏极耦接，栅极为所述第一时钟信号输入端；所述第七晶体管为PMOS管，所述第七晶体管的源极为所述第三输出端，栅极为所述第一前馈控制端；所述第九晶体管为PMOS管，所述第九晶体管的漏极与地线耦接，栅极为所述第二前馈控制端，所述第一前馈控制端与所述第二前馈控制端均与所述第二输入端耦接。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第九晶体管的漏极耦接，漏极与所述第七晶体管的漏极耦接，栅极为所述第一时钟信号输入端；所述第七晶体管为PMOS管，所述第七晶体管的源极为所述第三输出端，栅极为所述第一前馈控制端，所述第一前馈控制端与所述第二输入端耦接；所述第九晶体管为NMOS管，所述第九晶体管的源极与地线耦接，栅极为所述第二前馈控制端，所述第二前馈控制端与所述第一输入端耦接。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第九晶体管的源极耦接，漏极与所述第七晶体管的源极耦接，栅极为所述第一时钟信号输入端；所述第七晶体管为NMOS管，所述第七晶体管的漏极为所述第三输出端，栅极为所述第一前馈控制端，所述第一前馈控制端与所述第一输入端耦接；所述第九晶体管为PMOS管，所述第九晶体管的漏极与地线耦接，栅极为所述第二前馈控制端，所述第二前馈控制端与所述第二输入端耦接。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与地线耦接，漏极与所述第七晶体管的源极耦接，栅极与所述第九晶体管的源极耦接；所述第七晶体管为NMOS管，所述第七晶体管的漏极为所述第三输出端，栅极为所述第一前馈控制端；所述第九晶体管为NMOS管，所述第九晶体管的漏极为所述第一时钟信号输入端，栅极为所述第二前馈控制端，所述第一前馈控制端与所述第二前馈控制端均与所述第一输入端耦接。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与地线耦接，漏极与所述第七晶体管的漏极耦接，栅极与所述第九晶体管的漏极耦接；所述第七晶体管为PMOS管，所述第七晶体管的源极为所述第三输出端，栅极为所述第一前馈控制端；所述第九晶体管为PMOS管，所述第九晶体管的源极为所述第一时钟信号输入端，栅极为所述第二前馈控制端，所述第一前馈控制端与所述第二前馈控制端均与所述第二输入端耦接。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第七晶体管的漏极耦接，栅极与所述第九晶体管的源极耦接，漏极为所述第三输出端；所述第七晶体管为NMOS管，所述第七晶体管的源极与地线耦接，栅极为所述第一前馈控制端；所述第九晶体管为NMOS管，所述第九晶体管的栅极为所述第二前馈控制端，漏极为所述第一时钟信号输入端，所述第一前馈控制端与所述第二前馈控制端均与所述第一输入端耦接。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第七晶体管的源极耦接，栅极与所述第九晶体管的漏极耦接，漏极为所述第三输出端；所述第七晶体管为PMOS管，所述第七晶体管的漏极与地线耦接，栅极为所述第一前馈控制端；所述第九晶体管为PMOS管，所述第九晶体管的栅极为所述第二前馈控制端，源极为所述第一时钟信号输入端，所述第一前馈控制端与所述第二前馈控制端均与所述第二输入端耦接。可选的，所述第一晶体管为NMOS管，所述第一晶体管的源极与地线耦接，漏极与所述第七晶体管的源极耦接，栅极与所述第九晶体管的漏极耦接；所述第七晶体管为NMOS管，所述第七晶体管的漏极为所述第三输出端，栅极为所述第一前馈控制端，所述第一前馈控制端与高电平耦接；所述第九晶体管为NMOS管，所述第九晶体管的源极为所述第一时钟信号输入端，栅极为所述第二前馈控制端，所述第二前馈控制端与所述第一输入端耦接。可选的，所述第二前馈控制单元包括第三前馈控制端以及第四前馈控制端，本文档来自技高网...

【技术保护点】
一种锁存器，其特征在于，包括：耦接于电源和地线之间的第一逻辑单元以及第二逻辑单元，以及第一前馈控制单元，其中：所述第一逻辑单元与所述第二逻辑单元结构对称，所述第一逻辑单元包括第一输入端、第一输出端，所述第二逻辑单元包括第二输入端、第二输出端；所述第一前馈控制单元，与地线耦接，并与所述第一逻辑单元及所述第二逻辑单元中的至少一个耦接，适于控制所述电源与地线之间的电流通路断开，包括：第一时钟信号输入端，适于输入第一时钟信号；第三输出端，与所述第一输出端耦接；至少两个前馈控制端，其中至少一个前馈控制端与所述第一输入端或所述第二输入端耦接。

【技术特征摘要】
1.一种锁存器，其特征在于，包括：耦接于电源和地线之间的第一逻辑单元以及第二逻辑单元，以及第一前馈控制单元，其中：所述第一逻辑单元与所述第二逻辑单元结构对称，所述第一逻辑单元包括第一输入端、第一输出端，所述第二逻辑单元包括第二输入端、第二输出端；所述第一前馈控制单元，与地线耦接，并与所述第一逻辑单元及所述第二逻辑单元中的至少一个耦接，适于控制所述电源与地线之间的电流通路断开，包括：第一时钟信号输入端，适于输入第一时钟信号；第三输出端，与所述第一输出端耦接；至少两个前馈控制端，其中至少一个前馈控制端与所述第一输入端或所述第二输入端耦接。2.如权利要求1所述的锁存器，其特征在于，还包括：第二前馈控制单元，与地线耦接，并与所述第一逻辑单元及所述第二逻辑单元中的至少一个耦接，适于控制所述电源与地线之间的电流通路断开，且与所述第一前馈控制单元所控制的电流通路不同，所述第二前馈控制单元包括：第二时钟信号输入端，适于输入第二时钟信号；第四输出端，与所述第二输出端耦接；至少两个前馈控制端，其中至少一个前馈控制端与所述第二输入端或所述第一输入端耦接。3.如权利要求2所述的锁存器，其特征在于，所述第一逻辑单元包括第三晶体管以及第五晶体管，所述第二逻辑单元包括第四晶体管以及第六晶体管，其中：所述第三晶体管为PMOS管，所述第三晶体管的源极与所述电源耦接，漏极与所述第一输出端耦接，栅极与所述第二输出端耦接；所述第五晶体管为PMOS管，所述第五晶体管的源极与所述电源耦接，漏极与所述第一输出端耦接，栅极与所述第一输入端耦接；所述第四晶体管为PMOS管，所述第四晶体管的源极与所述电源耦接，漏极与所述第二输出端耦接，栅极与所述第一输出端耦接；所述第六晶体管为PMOS管，所述第六晶体管的源极与所述电源耦接，漏极与所述第二输出端耦接，栅极与所述第二输入端耦接。4.如权利要求3所述的锁存器，其特征在于，所述第一前馈控制单元包括第一前馈控制端以及第二前馈控制端，包括：耦合连接的第一晶体管、第七晶体管以及第九晶体管。5.如权利要求4所述的锁存器，其特征在于，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第九晶体管漏极耦接，漏极与所述第七晶体管的源极耦接，栅极为所述第一时钟信号输入端；所述第七晶体管为NMOS管，所述第七晶体管的漏极为所述第三输出端，栅极为所述第一前馈控制端；所述第九晶体管为NMOS管，所述第九晶体管的源极与地线耦接，栅极为所述第二前馈控制端，所述第一前馈控制端与所述第二前馈控制端均与所述第一输入端耦接。6.如权利要求4所述的锁存器，其特征在于，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第九晶体管的源极耦接，漏极与所述第七晶体管的漏极耦接，栅极为所述第一时钟信号输入端；所述第七晶体管为PMOS管，所述第七晶体管的源极为所述第三输出端，栅极为所述第一前馈控制端；所述第九晶体管为PMOS管，所述第九晶体管的漏极与地线耦接，栅极为所述第二前馈控制端，所述第一前馈控制端与所述第二前馈控制端均与所述第二输入端耦接。7.如权利要求4所述的锁存器，其特征在于，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第九晶体管的漏极耦接，漏极与所述第七晶体管的漏极耦接，栅极为所述第一时钟信号输入端；所述第七晶体管为PMOS管，所述第七晶体管的源极为所述第三输出端，栅
\t极为所述第一前馈控制端，所述第一前馈控制端与所述第二输入端耦接；所述第九晶体管为NMOS管，所述第九晶体管的源极与地线耦接，栅极为所述第二前馈控制端，所述第二前馈控制端与所述第一输入端耦接。8.如权利要求4所述的锁存器，其特征在于，所述第一晶体管为NMOS管，所述第一晶体管的源极与所述第九晶体管的源极耦接，漏极与所述第七晶体管的源极耦接，栅极为所述第一时钟信号输入端；所述第七晶体管为NMOS管，所述第七晶体管的漏极为所述第三输出端，栅极为所述第一前馈控制端，所述第一前馈控制端与所述第一输入端耦接；所述第九晶体管为PMOS管，所述第九晶体管的漏极与地线耦接，栅极为所述第二前馈控制端，所述第二前馈控制端与所述第二输入端耦接。9.如权利要求4所述的锁存器，其特征在于，所述第一晶体管为NMOS管，所述第一晶体管的源极与地线耦接，漏极与所述第七晶体管的源极耦接，栅极与所述第九晶体管的源极耦接；所述第七晶体管为NMOS管，所述第七晶体管的漏极为所述第三输出端，栅极为所述第一前馈控制端；所述第九晶体管为NMOS管，所述第九晶体管的漏极为所述第一时钟信号输入端，栅极为所述第二前馈控制端，所述第一前馈控制端与所述第二前馈控制端均与所述第一输入端耦接。10.如权利要求4所述的锁存器，其特征在于，所述第一晶体管为NMOS管，所述第一晶体管的源极与地线耦接，漏极与所述第七晶体管的漏极耦接，栅极与所述第九晶体管的漏极耦接；所述第七晶体管为PMOS管，所述第七晶体管的源极为所述第三输出端，栅极为所述第一前馈控制端；所述第九晶体管为PMOS管，所述第九晶体管的源极为所述第一时钟信号输入端，栅极为所述第二前馈控制端，所述第一前馈控制端与所述第二前馈控制端均与所述第二输入端耦接。11.如权利要求4所述的锁存器，其特征在于，所述第一晶体管为NMOS管，
\t所述第一晶体管的源极与所述第七晶体管的漏极耦接，栅极与所述第九晶体管的源极耦接，漏极为所述第三输出端；所述第七晶体管为NMOS管，所述第七晶体管的源极与地线耦接，栅极为所述第一前馈控制端；所述第九晶体管为NMOS管，所述第九晶体管的栅极为所述第二前馈控制端，漏极为所述第一时钟信号输入端，所述第一前馈控制端与所述第二...

【专利技术属性】
技术研发人员：吴毅强，赖玠玮，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31