本发明专利技术公开了一种DDS上变频后驱动锁相环的频率综合器，它包括DDS电路（5）和锁相环电路（7），高稳晶振（1）输出端与第一3dB功分器（2）输入端连接，第一3dB功分器（2）输出端分别与第一直接倍频电路（3）和第二直接倍频电路（4）的输入端连接，第一直接倍频电路（3）和FPGA控制电路（8）的输出端分别与DDS电路（5）输入端连接，第二直接倍频电路（4）和DDS电路（5）输出端分别与混频滤波电路（6）输入端连接，混频滤波电路（6）输出端与锁相环电路（7）输入端连接；解决了现有技术采用DDS直接驱动锁相环或将DDS上变频再分频后驱动锁相环存在的高杂散、高相位噪声、结构尺寸和功耗高超标等问题。
【技术实现步骤摘要】
一种DDS上变频后驱动锁相环的频率综合器
本专利技术属于频率综合器技术，尤其涉及一种DDS上变频后驱动锁相环的频率综合器。
技术介绍
DDS驱动锁相环技术是实现小步进频率源的一种有效方式。然而由于DDS相位截断误差存在的固有杂散，该杂散在经过锁相环倍频后会恶化，另外DDS输出信号的相位噪声一般比低相噪晶振的差。受到以上两种因素的限制，直接将DDS驱动锁相环或者将DDS上变频再分频后驱动锁相环的方法一般难以同时获得较高相位噪声和良好的杂散抑制。要同时实现小步进、低杂散、低相噪的水平，现有频率综合器的设计方法一般较为复杂，存在结构尺寸大，功耗闻等问题。
技术实现思路
本专利技术要解决的技术问题:提供一种DDS上变频后驱动锁相环的频率综合器，以解决现有技术采用DDS直接驱动锁相环或将DDS上变频再分频后驱动锁相环存在的高杂散、闻相位噪声、结构尺寸和功耗闻超标等问题。 本专利技术技术方案:一种DDS上变频后驱动锁相环的频率综合器，它包括高稳晶振、DDS电路和锁相环电路，高稳晶振输出端与第一 3dB功分器输入端连接，第一 3dB功分器输出端分别与第一直接倍频电路和第二直接倍频电路的输入端连接，第一直接倍频电路和FPGA控制电路的输出端分别与DDS电路输入端连接，第二直接倍频电路和DDS电路输出端分别与混频滤波电路输入端连接，混频滤波电路输出端与锁相环电路输入端连接。 混频滤波电路包括混频器和滤波器，混频器与滤波器导线连接。 锁相环电路包括鉴相器，鉴相器输出端与环路滤波器输入端导线连接，环路滤波器输出端与VC0输入端导线连接，VC0输出端与第二 3dB功分器输入端导线连接，第二 3dB功分器的一个输出端与分频器输入端导线连接，分频器输出端与鉴相器输入端导线连接。 分频器为8分频。 高稳晶振(1)为100MHz。 本专利技术的有益效果:本专利技术改变以往将DDS直接驱动锁相环电路的方案，而是将DDS上变频到L波段后驱动锁相环电路；由于DDS上变频到L波段后，鉴相频率变得较高，在充分利用高鉴相频率带来的低底噪的同时，大大降低了锁相环的倍频次数；使得输出的信号相位噪声极低，杂散指标得到很大的改善；本专利技术相对现有技术，结构更为简洁；在结构尺寸和功耗方面有着突出的优势；本专利技术将DDS上变频后驱动锁相环电路的方式来实现X波段频率综合器，其中DDS参考时钟以及将DDS上变频的本振信号均由直接倍频电路产生，具有优良的相位噪声特性，将DDS上变频到高频鉴相时，不仅鉴相器底噪很低，而且大大降低了输出X波段微波信号所需的倍频次数，一方面可以改善频率综合器的相位噪声，另一方面可以降低DDS近端杂散因倍频引起的恶化，从而实现低相噪和低杂散的指标；该频率综合器的频率分辨率为DDS分辨率的8倍，由于DDS的频率分辨率为0.23Hz,因此该频率综合器的分频率高达 1.84Hz ;该频率综合器利用简洁的方案同时实现了小步进、低杂散、低相噪指标，并且可很大程度上降低产品的功耗和体积，解决了现有技术采用DDS直接驱动锁相环或将DDS上变频再分频后驱动锁相环存在的闻杂散、闻相位噪声、结构尺寸和功耗闻超标等问题。 【附图说明】:图1为本专利技术的原理结构框图。 【具体实施方式】 一种DDS上变频后驱动锁相环的频率综合器，它包括(见图1)高稳晶振1、DDS电路5和锁相环电路7,高稳晶振1输出端与第一 3dB功分器2输入端连接，第一 3dB功分器2的二个输出端分别与第一直接倍频电路3和第二直接倍频电路4的输入端连接，第一直接倍频电路3和FPGA控制电路8的输出端分别与DDS电路5输入端连接，第二直接倍频电路4和DDS电路5输出端分别与混频滤波电路6输入端连接，混频滤波电路6输出端与锁相环电路7输入端连接。 混频滤波电路6包括混频器16和滤波器，混频器与滤波器导线连接。 锁相环电路7包括鉴相器，鉴相器输出端与环路滤波器输入端导线连接，环路滤波器输出端与VC0输入端导线连接，VC0输出端与第二 3dB功分器输入端导线连接，第二3dB功分器的一个输出端与分频器输入端导线连接，分频器输出端与鉴相器输入端导线连接，由第二 3dB功分器的另一个输出端18输出信号。 分频器为8分频。 高稳晶振1为100MHz。 100MHz高稳晶振1的输出信号通过第一 3dB功分电路2分为两路信号，一路信号输入第一直接倍频电路3，另一路信号输入第二直接倍频电路4，第一直接倍频电路3的输出信号作为DDS电路5的参考时钟，DDS电路5的输出信号与第二直接倍频电路4的输出信号分别输入到混频滤波器电路6的混频器，其中DDS电路5的输出信号输入到混频器中频端，第二直接倍频电路4的输出信号输入到混频滤波器电路6的混频器的本振端，混频器输出到混频滤波电路的滤波器，经过滤波器后，混频滤波电路6输出L波段高频信号，高频信号输入到锁相环电路的参考端口，作为锁相环电路的参考，锁相环的分频器分频比设置为8分频，最终锁相环的VC0输出X波段微波信号。FPGA控制电路8将频率控制指令转换为DDS电路的频率控制字，通过控制总线改变DDS电路的输出频率，从而改变VC0 (压控振荡器)的输出信号以实现频率切换。 由于采用8倍频，本频率综合器的频率分辨率为DDS分辨率的8倍，本方案中DDS的频率分辨率为0.23Hz,因此该频率综合器的分频率1.84Hz。本文档来自技高网...
【技术保护点】
一种DDS上变频后驱动锁相环的频率综合器，它包括高稳晶振（1）、DDS电路（5）和锁相环电路（7），其特征在于：高稳晶振（1）输出端与第一3dB功分器（2）输入端连接，第一3dB功分器（2）输出端分别与第一直接倍频电路（3）和第二直接倍频电路（4）的输入端连接，第一直接倍频电路（3）和FPGA控制电路（8）的输出端分别与DDS电路（5）输入端连接，第二直接倍频电路（4）和DDS电路（5）输出端分别与混频滤波电路（6）输入端连接，混频滤波电路（6）输出端与锁相环电路（7）输入端连接。
【技术特征摘要】
1.一种DDS上变频后驱动锁相环的频率综合器，它包括高稳晶振(I)、DDS电路(5)和锁相环电路(7)，其特征在于:高稳晶振(I)输出端与第一 3dB功分器(2)输入端连接，第一3dB功分器(2)输出端分别与第一直接倍频电路(3)和第二直接倍频电路(4)的输入端连接，第一直接倍频电路(3 )和FPGA控制电路(8 )的输出端分别与DDS电路(5 )输入端连接，第二直接倍频电路(4 )和DDS电路(5 )输出端分别与混频滤波电路(6 )输入端连接，混频滤波电路(6)输出端与锁相环电路(7)输入端连接。2.根据权利要求1所述的一种DDS上变频后驱动锁相环的频率综合器，其特征在于:混频滤...
【专利技术属性】
技术研发人员：杜勇，李光灿，张贵榕，赖寒昱，刘国鹏，刘兴，
申请(专利权)人：贵州航天计量测试技术研究所，
类型：发明
国别省市：贵州;52
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