具有精确的相位和频率斜率限制器的锁相环制造技术

在其中控制受控振荡器的相位误差信号具有比例分量和积分分量的锁相环中通过确定该比例分量是否落入由上限值和下限值限定的一范围内来控制该锁相环中的相位斜率。如果比例分量落入该范围内则组合该比例分量和积分分量以提供相位误差信号。否则，修改比例分量以满足相位斜率要求同时保持积分分量未修改。组合经修改的比例分量和未修改的积分分量以提供相位误差信号。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及时钟同步领域，并且特别地涉及具有精确的相位斜率限制器（PSL)和 频率斜率限制器（FSL)的锁相环（PLL)。
技术介绍
这些年通信中PLL的使用已经成为不断增长的趋势。具有特定同步要求的新应用 需要复杂而灵活的PLL。经济和集成原因迫切需要对多种应用场景的支持，每种应用场景要 求规定同步时钟准则的不同标准。用户可配置的灵活性已经成为对新PLL的重要要求。 要求PLL产生的同步时钟满足关于在规定时间间隔内相位和频率变化量的某些 准则。尽管老电信标准要求相对宽松的相位和频率斜率限制的准则，但主要由时序分组交 换网络（TimingoverPacketswitchednetwork，ToP)驱动的新要求则严格若干个数量 级。任何给定时钟的相位斜率和频率斜率的最大允许值主要由下游装备调整其速率的能力 来确定从而避免重置参考或PLL的参考输入的相位或频率瞬变之后的比特错误。 为了能够有效地限制2型锁相环（PLL)(也就是在其输入的频率或相位变化时消 除其输入和输出之间相位差的PLL)的相位变化行为，必须理解的是，输出时钟相位由比例 (Ρ)和积分（I)部分组成。指定时间内输出时钟相位变化的比例和积分部分之和必须被限 于一规定值。而且，重要的是要理解，由PLL输出耐受规定的相位斜率限制所需的时间与 PLL的输入以及PLL被要求耐受的输出之间的最大相位偏移成比例。 现有技术中，如图1中所示，每当PLL的输入和输出之间的相位差超过某阈值时， 主要通过限制PLL相位误差的比例部分来处理相位斜率限制。这允许PLL在被用在相位斜 率限制模式中时与在正常非限制操作模式中维持相同的架构和结构。为了满足总的规定相 位斜率限制，通常采用两种方法。 第一种方法中，取决于PLL带宽和阻尼因子，比例部分被严重地过分限制，从而使 得在指定时间之后比例和积分部分之和不超过规定的相位斜率限制，其中所述指定时间与 PLL被要求耐受的最大相位误差成比例。该方法的缺点是PLL响应时间减慢，因为在限制过 程开始时，当累积的积分部分很小时，输出相位变化远小于规定的相位斜率限制。已知积分 部分的变化具有指数特性，增加对于特定应用PLL被要求耐受的最大相位误差会要求将比 例相位限制降低到它不再可用的点。 第二种方法涉及冻结输出时钟相位的积分部分并将比例部分限制到规定的相位 斜率限制达一指定时间，从而可维护总的输出时钟相位斜率限制。这种要求积分部分冻结 的方法的缺点，在于它不能跟随频率变化，因为积分部分是负责频率变化补偿的。此外，在 将PLL从限制释放到非限制相位斜率模式后，PLL必须作出频率和相位调整从而追上在处 于相位斜率限制模式中的同时发生的潜在输入频率变化。 先前PLL实现中所使用的将指定时间内频率的变化（频率斜率）限于一规定值的 最常用方法如图2和3中所示。 该方法中，当当前和之前值之差超过限制时，DC0频率Fd变化被简单地限制为规 定的FSL限制。该方法的缺点在于，由于恒定限制下对快速频率变化的慢速响应，PLL可能 变得不稳定。
技术实现思路
本专利技术的实施例解决了先前的PLL实现中出现的问题，介绍一种创新的执行相位 斜率限制的方法，该方法允许指定时间内恒定的相位斜率限制，所述指定时间与所要求的 最大相位误差成比例，同时保持输出时钟相位的积分部分的更新。 根据本专利技术的第一方面，提供了一种在锁相环中控制相位斜率的方法，其中控制 受控振荡器的相位误差信号具有比例分量和积分分量，包括：确定比例分量是否落入由上 限值和下限值界定的一范围内；如果比例分量落入所述范围内则组合比例分量和积分分量 以提供所述相位误差信号；否则修改比例分量以满足相位斜率要求同时保持积分分量未修 改，并组合所述经修改的比例分量和所述未修改的积分分量以提供所述相位误差信号。 可使比例分量饱和为该范围内的一个值并用衰减函数调制输出信号以获得供与 积分分量组合的经修改的比例分量。 在一个实施例中，只要PLL相位误差的比例部分超过了用户设置的相位斜率限 制，那么首先由一非线性函数对它进行限定，所述非线性函数使输入相位误差饱和为用户 编程的固定正值和负值。然后用一特定的指数衰减函数对该非线性函数的输出进行调制， 其中衰减率取决于PLL带宽和阻尼因子。 修改比例分量并保持积分分量不变的优点是，该规程允许在PL追踪频率的同时 PSL保持恒定，因为积分分量负责频率追踪。 PSL模块将仅限制输出时钟的相位变化但它不能控制频率变化的斜率。为此，当检 测到频率变化时，第二模块控制PLL频率的变化率。当它结束时，正常PLL操作恢复。 相应地，本专利技术的第二方面提供一种在锁相环中控制频率斜率的方法，其中所述 锁相环容易受参考频率变化影响并包括通常由来自环形滤波器的第一控制信号控制的受 控振荡器，包括：从受控振荡器的当前频率中确定一新的参考频率和一频率斜率限制要求、 用于在满足所述频率斜率要求的同时将振荡器频率变为新的当前频率的时长T;以及如果 满足一预定条件，该预定条件包括所述新的参考频率和当前振荡器频率之间的频率差大于 一预定值，那么由第二控制信号替代所述第一控制信号以在所述时长T内将振荡器的当前 频率增加到该新的当前频率。 本专利技术的实施例可提供一用于时钟同步的锁相环（PLL)，该锁相环具有一环路滤 波器，该环形滤波器具有可编程的相位和频率斜率限制器，允许基于所编程的相位和频率 斜率限制精确地限定输出相位和频率变化。 与现有技术相比本专利技术的一个重要优点是，响应于输入时钟参考处的一个相位阶 跃，可限定输出时钟相位变化从而使得在任何时候输出相位斜率限制都不会超过用户输入 的编程值。在维持输出相位斜率限制约束的同时，PLL能快速缩小（pullin)输入和输出 之间的剩余相位偏移。 在限制输出时钟相位斜率的同时，本专利技术的实施例允许跟踪输入参考的频率变 化，这是现有技术中缺少的一个重要特征。在频率斜率限制器的情形下，描述了具有略微不 同架构的两种不同情形：参考切换和参考频率瞬变。所呈现的FSL架构是健壮的并且即使 在漫游和抖动噪声环境下也能很好地工作。 本专利技术的另一方面提供一种具有受控相位斜率的锁相环，其中控制受控振荡器的 相位误差信号具有比例分量和积分分量，该锁相环包括一相位斜率控制器，所述相位斜率 控制器被配置为：确定比例分量是否落入由上限值和下限值限定的一范围内；如果比例分 量落入所述范围内则组合比例分量和积分分量以提供所述相位误差信号；否则修改比例分 量以满足相位斜率要求同时保持积分分量未修改，并组合所述经修改的比例分量和所述未 修改的积分分量以提供所述相位误差信号。【附图说明】 现在将参考下面的附图，仅以举例的方式更详细地描述本专利技术，其中： 图1是PSL的一种现有技术实现； 图2是FSL的一种现有技术实现； 图3是现有技术FSL的框图； 图4是根据本专利技术的一个实施例的PLL电路的高级框图； 图5是根据本专利技术的一个实施例的PSL模块的框图； 图6是具有用于参考切换的FSL的PLL的框图； 图7是用于图6中所示PLL的FC检测电路； 图8是FSL控制模块的框图； 图9是具有FSL参考频率瞬变的PLL的框图； 图10是参考频率瞬变检测器的框图； 图11是噪声变化估算模块的框图。本文档来自技高网...

【技术保护点】
一种在锁相环中控制相位斜率的方法，其中控制受控振荡器的相位误差信号具有比例分量和积分分量，包括：确定所述比例分量是否落入由上限值和下限值限定的一范围内；如果所述比例分量落入所述范围内则组合所述比例分量和所述积分分量以提供所述相位误差信号；否则修改所述比例分量以满足相位斜率要求同时保持所述积分分量未修改，并组合所述经修改的比例分量和所述未修改的积分分量以提供所述相位误差信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：Q·G·金，K·拉巴，K·米特里科，T·扎加，
申请(专利权)人：美高森美半导体无限责任公司，
类型：发明
国别省市：加拿大;CA