一种延迟锁相环及其滤波更新控制方法技术

本发明专利技术公开一种延迟锁相环的滤波更新控制方法，包括以下步骤：当电源关闭模式退出后，存储器控制系统发出电源关闭模式退出信号给计数器，计数器输出第一信号给逻辑控制电路；逻辑控制电路通过更新速度电路控制延迟链，使其在连续若干次用1step/(m*tck)的更新速度往同一方向更新后，将更新速度调整为1step/(k*tck)，其中k>m。本发明专利技术在电源关闭模式退出时，DLL能够自动调整更新速度，避免了错误的过多的更新而产生过冲；以保证VCLK和DQS的上升沿对齐，系统操作不会出现错误。

【技术实现步骤摘要】
【专利说明】
本专利技术涉及锁相环
，特别涉及。【
技术介绍
】请参阅图1所示，现有延迟锁相环DLL的工作原理为:输入时钟进入DLL延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出UP或DN的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。输入时钟采样到反馈时钟的高电平时，up = l，dn = 0 ;输入时钟采样到反馈时钟的低电平时，dn = 1, up = 0。当DLL锁定以后，输入时钟和反馈时钟的相位对齐，同时输入时钟和DQS的相位也对齐。DLL的更新速度:输入时钟和反馈时钟的初始相位关系如图2所示。由于输入时钟和反馈时钟的初始相位差tdO较大，所以DLL以一个较快的速度lstep/ (n*tck)(表示η个时钟周期更新一次延迟链)去更新输入时钟和反馈时钟的相位差；tck为时钟周期。当输入时钟和反馈时钟的相位差几乎为0时，如图3所示。为了过滤输入时钟和电源上的一些很小的噪声，DLL的更新速度会变慢，从lstep/ (n*tck)变为lstep/ (m*tck)，m>n,即更新速度变慢。现有技术存在以下技术问题:在正常情况下，DLL锁定后改变更新速度是合理的，可以有效过滤输入时钟和电源上的一些很小的噪声，保持DLL延迟链的稳定。但是，当DLL锁定以后，芯片可以进入到电源关闭模式，当电源关闭模式退出时，电源上会有一个较大的波动，这个波动的幅度和持续时间远远超过了输入时钟和电源上的一些正常的、很小的噪声波动，如图4所示。由于电源的不稳定，导致DLL延迟链的延迟时间出现很大的变化，从而导致输入时钟VCLK和数据对齐信号DQS的相位差不是几乎为0，而是有一个相位差δ，如图5所示。电源关闭模式退出后，系统需要VCLK和DQS的上升沿处于对齐状态，如果电源波动较大，DLL需要更新DLL延迟链的长度以让VCLK和DQS的上升沿对齐。假设电源电压的下降导致DLL需要减少DLL延迟链的个数，DLL更新了 x*lstep次，然后由于电源电压的恢复，DLL延迟链的长度在减少，又需要DLL增加延迟链的个数。从理论上来说，当电源电压恢复到不稳定状态以前的值时，由于电源电压在下降时DLL减少了 X*lstep，DLL也需要增加x*lst印，这样VCLK和DQS的上升沿才处于对齐状态。此时有可能存在的问题是，当电源电压已经恢复到不稳定状态以前的值时，DLL还没有完成x*lst印的增加，原因是DLL过多的减少了延迟链的个数。【
技术实现思路
】本专利技术的目的在于提供，以解决上述技术问题。为了实现上述目的，本专利技术采用如下技术方案:一种延迟锁相环，包括延迟链、鉴相器、反馈电路、增/减电路、更新速度电路、逻辑控制电路和可配置计数器；输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端通过增/减电路和更新速度电路连接延迟链；可配置计数器的输入端连接存储器控制系统，用于接收存储器控制系统发出的电源关闭模式退出信号，可配置计数器的输出端连接逻辑控制电路。进一步的，当电源关闭模式退出后，存储器控制系统发出电源关闭模式退出信号给可配置计数器，可配置计数器输出第一信号给逻辑控制电路；逻辑控制电路通过更新速度电路控制延迟链，使其在连续若干次用lstep/(m*tck)的更新速度往同一方向更新后，将更新速度调整为lstep/(k*tck)，其中k>m。进一步的，电源电压恢复时，DLL结束一个方向的更新，往相反方向更新时，更新速度恢复为 lstep/ (m*tck)。进一步的，所述若干次为N次，N为大于等于2的自然数。—种延迟锁相环的滤波更新控制方法，包括以下步骤:当电源关闭模式退出后，存储器控制系统发出电源关闭模式退出信号给可配置计数器，可配置计数器输出第一信号给逻辑控制电路；逻辑控制电路通过更新速度电路控制延迟链，使其在连续若干次用lstep/(m*tck)的更新速度往同一方向更新后，将更新速度调整为lstep/(k*tck)，其中k>m。进一步的，当电源电压恢复时，DLL结束一个方向的更新，往相反方向更新时，更新速度恢复为lstep/ (m*tck)。进一步的，所述若干次为N次，N为大于等于2的自然数。相对于现有技术，本专利技术具有以下有益效果:本专利技术在电源关闭模式退出时，DLL能够自动调整更新速度，避免了错误的过多的更新而产生过冲；以保证VCLK和DQS的上升沿对齐，系统操作不会出现错误。【【附图说明】】图1为现有延迟锁相环的结构示意图；图2为输入时钟和反馈时钟的初始相位示意图； 图3为DLL锁定后输入时钟和反馈时钟的相位示意图；图4为电源关闭模式退出时电源上的波动示意图；图5为由于电源波动导致VCLK和DQS之间有相位差δ的示意图；图6为本专利技术延迟锁相环的结构示意图；图7为本专利技术滤波更新控制方法与现有控制方法的更新速度在电源关闭模式退出时发生变化的对比示意图。【【具体实施方式】】请参阅图6所示，本专利技术一种延迟锁相环，包括延迟链、鉴相器、反馈电路、增/减电路、更新速度电路、逻辑控制电路和可配置计数器。输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端通过增/减电路和更新速度电路连接延迟链；可配置计数器的输入端连接存储器控制系统，接收存储器控制系统发出的电源关闭模式退出信号，可配置计数器的输出端连接逻辑控制电路。请参阅图7所示，本专利技术一种延迟锁相环的滤波更新控制方法，包括以下步骤:当电源关闭模式退出后，存储器控制系统发出电源关闭模式退出信号给可配置计数器，可配置计数器输出第一信号给逻辑控制电路，逻辑控制电路通过更新速度电路控制延迟链，使其在连续N次用lstep/(m*tck)的更新速度往同一方向更新(通常是减少DLL延迟链的长度)后，将更新速度调整为1st印/(k*tck)，这样以降低更新的速度；其中k>m，N由用户根据不同的工况进行配置，N优选为大于等于2的自然数。因为DLL已经连续多次往同一方向更新，意味着可能已经快接近更新目标，需要把更新速度降下来，否则有可能产生过冲。当由于电源电压的恢复，DLL结束一个方向的更新(通常是减少DLL延迟链的长度)，往相反方向更新(即DLL需要增加DLL延迟链的长度)时，更新速度恢复为lstep/(m*tck)，以抑制输入时钟和电源上的一些较小的噪声。本专利技术方法在电源关闭模式退出时，DLL能够自动调整更新速度，避免了错误的过多的更新而产生过冲；以保证VCLK和DQS的上升沿对齐，系统操作不会出现错误。【主权项】1.一种延迟锁相环，其特征在于，包括延迟链、鉴相器、反馈电路、增/减电路、更新速度电路、逻辑控制电路和可配置计数器； 输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制本文档来自技高网...

【技术保护点】
一种延迟锁相环，其特征在于，包括延迟链、鉴相器、反馈电路、增/减电路、更新速度电路、逻辑控制电路和可配置计数器；输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端通过增/减电路和更新速度电路连接延迟链；可配置计数器的输入端连接存储器控制系统，用于接收存储器控制系统发出的电源关闭模式退出信号，可配置计数器的输出端连接逻辑控制电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘成，王嵩，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：陕西;61