同时锁定到低频和高频时钟的锁相环制造技术

锁相环通过以下步骤同时同步到高频和低频时钟：(i)将锁相环的一个输出锁定到高频参考时钟；(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差；(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及(vi)以低速率调整锁相环的输出以减小所获得的总相位差。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术属于时钟同步领域，并且更特别地属于一种同时将锁相环(PLL)同步到低频和高频参考时钟的方法。
技术介绍
这些年来，使用稳定且准确的低频时钟或帧脉冲(也称之为低频同步)来周期性地调整锁定到高频参考的经同步的设备和装备的相位，已经成了标准做法。高频参考时钟可以是，例如，高达比如156.25MHz的T1参考(1.544MHz)，而低频时钟可以从例如GPS信号情形下的1Hz到8KHz的帧脉冲。为了使用这样的时钟作为PLL的参考，并保证适当的PLL响应和整体稳定性，这样的PLL的带宽必须至少比低频时钟低一个数量级。这样的低带宽意味着需要无法接受的长时间来与低频时钟的相位对齐。对于高频时钟可追溯到与低频同步相同的主参考源的应用，有可能使用相对高的带宽让PLL锁定到高频时钟，并提供低频同步作为另外的同步源。在该模式中，PLL输出的相位和频率都被锁定到高频时钟。PLL输出的相位可周期性地调整以与低频时钟对齐。典型地，PLL输出与最靠近低频同步沿的高频时钟沿对齐，如图1所示。现有技术中，已知两种实现PLL输出时钟与低频同步参考对齐的方法。第一种方法(这里称为混合方法)，数控振荡器(NumericallyControlledOscillator，NCO)和锁定到高频参考的常规PLL一起使用。该方法要求设备用一数值字代表低频同步，所述数值字用于控制NCO从而使得PLL输出时钟与低频同步对齐。该方法还要求在NCO和常规PLL锁定模式之间切换的能力。图2是这样的混合方法的框图，示出了外部PLL和常规PLL，其中外部PLL通过NCO控制实现与同步的相位对齐，然后常规PLL实现与参考的对齐。该方法的缺点在于实现的复杂性和高成本(由于提取低频同步相位的要求，以及在锁定模式之间的切换)，以及缺乏能够在低频同步被干扰或改变相位时执行自动相位调整的机制。当在NCO和PLL常规锁定模式之间切换时，PLL输出的相位跳变也是该方法的一个常见问题。第二种方法，如图3和4中所示，涉及使用高频参考时钟对低频同步采样并基于经采样的相位差作出输出相位调整。同步控制块可功能性地表示为一个块，该块允许由高频参考时钟对低频同步采样并选通高频参考时钟或低频反馈时钟，从而允许相位检测器块测量低频同步和低频反馈时钟之间的相位差。尽管该方法比混合方法简单，但它缺乏应用的灵活性和方便性。它还要求复杂的逻辑。但是，该方法的主要缺点是其使用高频参考对低频同步进行采样的本质所导致的不灵活性。为了保证合适的采样，低频同步的沿必须不与高频参考沿一致。低频同步实际上必须滞后于高频参考。这特别难以保证，因为高频时钟和低频同步必须都可追溯到相同的主参考源。此外，二者之间的额定频率差可能很显著，以至高频时钟需要使用差分引脚布线，而低频同步则使用标准的单端引脚提供。在几乎所有的情形下，需要消费者使用额外的硬件来保证，在被发送到同步PLL之前，同步脉冲被与PLL中所使用的相反的高频时钟沿采样。该方法的另一缺点是不能自动地用低频同步执行PLL输出时钟的周期性重对齐。在存在漫游和抖动的环境中，如果初始测量有误差，则会在输出时钟和低频同步之间引入错误对准，并且该误差将保留在系统中。
技术实现思路
通过使用一种独立地采样高频时钟和低频同步、并从高频时钟的平均沿位置中减去检测到的同步位置的新颖方法，本专利技术的实施例解决了现有技术的难题。该方法允许使用高速采样和测量过程对高频时钟和低频同步两者进行非常准确的采样，同时在低速灵活的过程中完成相位调整，这允许之前提到的现有技术中缺乏的重要特征的容易实现。根据本专利技术，提供了一种同时将锁相环同步到高频和低频时钟的方法，包括：(i)将锁相环的一个输出锁定到高频参考时钟；(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差；(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及(vi)以低速率调整锁相环的输出以减小所获得的总相位差。实际的高和低速率是对于处理器执行任务而言的并取决于特定的应用。高速率优选地至少比低速率大一个数量级，并且优选地大多个数量级。一个非限制性例子是，高速率为10kHz，低速率为10Hz。从而本专利技术的实施例提供一种PLL，该PLL能够在PLL的相位和频率锁定到高频时钟的同时精确地调整其输出时钟的相位以与低频同步对齐，从而有效地将PLL同时锁定到高频时钟和低频同步。本专利技术基于这样的事实：可使用昂贵的高速过程(对所有输入和输出执行独立的相位测量：高频参考和低频同步，以及输出时钟)来完成对低频输入同步信号和输出时钟之间的相位差的采样和精确测量，而可使用较便宜的低速过程从容地完成对PLL输出时钟的相位调整(基于前面提到的昂贵测量)。通过独立地对高频时钟和低频同步采样，本专利技术允许灵活地将高频时钟沿与低频同步沿对齐，从而同步沿可位于活跃高频时钟沿的任一侧的高频时钟的一半周期处。此外，该专利技术允许灵活地选择低频同步的活跃沿是能够自然地与活跃高频时钟沿对齐，还是与非活跃高频时钟沿对齐，从而在无需额外修改的情况下向后兼容现有技术的低频同步。除了灵活地支持高频时钟和低频同步之间的任何相位关联之外，本专利技术还允许周期性的重对齐，以保证即使在同步信号有相位干扰的情形下PLL输出时钟也与低频同步持续适当的对齐。在参考切换之际或输入时钟或同步信号的大的瞬变之际发生系统锁定的情形下，本专利技术允许延迟的第二重对齐，保证在重对齐发生之前PLL具有足够的时间稳定到新的参考相位和频率位置。最后，本专利技术还可保证适当的PLL锁定指示。现有技术中，典型地是当输入和输出时钟之间的频率和/或相位误差已经(在某一容限内)对齐时提供PLL锁定指示。本专利技术提供锁定指示信号的额外准则。只有当PLL实现与高频时钟和低频同步信号两者都对齐时才设置PLL锁定指示符。另一方面，本专利技术提供一种锁相环，包括：一复用器，被配置为响应于一选择信号选择至少两个参考输入中的一个，其中所述参考输入中的至少一个是高频时钟并且所述参考输入中的至少一个是低频时钟；一受控振荡器，被配置为产生一锁定到高频参考时钟的输出；一环路滤波器，被配置为向受控振荡器施加一控制信号；一反馈环路，被配置为提供一反馈信号；一相位检测器，被配置为将反馈信号的相位与所选择的一个参考输入本文档来自技高网...

【技术保护点】
一种同时将锁相环同步到高频和低频时钟的方法，包括：(i)将锁相环的一个输出锁定到高频参考时钟；(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差；(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及(vi)以低速率调整锁相环的输出以减小所获得的总相位差。

【技术特征摘要】
【国外来华专利技术】2013.04.29 US 61/816,9061.一种同时将锁相环同步到高频和低频时钟的方法，包括：
(i)将锁相环的一个输出锁定到高频参考时钟；
(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；
(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；
(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相
位差；
(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以
及
(vi)以低速率调整锁相环的输出以减小所获得的总相位差。
2.如权利要求1所述的方法，其特征在于，持续以低速率对锁相环的输出
进行调整以减小总相位差直到一重对齐间隔期满。
3.如权利要求2所述的方法，其特征在于，在重对齐间隔期满之际，该方
法循环回到步骤(ii)。
4.如权利要求1所述的方法，其特征在于，计算低频参考时钟的一参考沿
和最接近低频参考时钟的该参考沿的高频参考时钟的一参考沿之间的第三相位
差。
5.如权利要求4所述的方法，其特征在于，所述参考沿是上升沿。
6.如权利要求1至5中任一项所述的方法，其特征在于，进一步包括在重
对齐间隔期间监控总相位差并当相位误差小于一阈值时声明相位锁定。
7.一种锁相环，包括：
一复用器，被配置为响应于一选择信号选择至少两个参考输入中的一个，
其中所述参考输入中的至少一个是高频时钟并且所述参考输入中的至少一个是
低频时钟；
一受控振荡器，被配置为产生一锁定到高频参考时钟的输出；
一环路滤波器，被配置为向受控振荡器施加一控制信号；
一反馈环路，被配置为提供一反馈信号；
一相位检测器，被配置为将反馈信号的相位与所选择的一个参考输入信号
进行比较以向环路滤波器提供误差信号；
以高速率操作的一相位测量模块，被配置为测量高频参考时钟和锁相环输
出之间的第一相位差；以及
一相位检测器，以高速率测量低频参考时钟和锁相环输出之间的第二相位
差；以及
以低速率操作的一相位对齐模块，被配置为：
(i)从第一和第二相位差计算低频和高频时钟之间的第三相位差；
(ii)将所述第三相位差和所述第二相位差组合以获得总相位差；以及
(iii)调整锁相环的输出以减小所获得的...

【专利技术属性】
技术研发人员：K·米特里科，P·施拉姆，T·扎加，D·科尔比，C·张，R·范德瓦尔克，
申请(专利权)人：美高森美半导体无限责任公司，
类型：发明
国别省市：加拿大;CA